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J-GLOBAL ID：200903071047694566

通信制御回路のメモリ制御方法

Inventor： 森上 博夫 ,  井上 圭 ,  松田 裕 ,  信時 宜和 ,  坂本 裕昭 ,  平野 誠治
Applicant, Patent owner： 古河電気工業株式会社 ,  マツダ株式会社
Agent (1)： 長門 侃二
Gazette classification：公開公報
Application number (International application number)：1992140215
Publication number (International publication number)：1993336200
Application date： Jun. 01, 1992
Publication date： Dec. 17, 1993
Summary：

【要約】【目的】 CPUが装置制御を中断することなく、必要な時に任意のタイミングで受信データを読み出す。【構成】 共通の多重バスMBに伝送されるメッセージのうち、必要メッセージのデータIDを登録するレジスタ32と、データIDに対応するデータを格納する2つの第1及び第2バンク33a,33bを有する受信バッファ回路33と、第1及び第2バンク33a,33bを切り替え制御するメモリコントローラ35とが設けられ、通信シーケンス34によって上記バンクのうちの一のバンクに受信したデータが格納され、かつ、CPU22によって他のバンクがアクセスされていない場合のみ、メモリコントローラ35が、データを格納するバンク33a,33bを切り替え制御する。

Claim (excerpt)：

多重伝送路に接続され、かつ、前記多重伝送路に伝送されるメッセージを受信すると、通信制御手段が所定格納手段に前記メッセージ内のデータを格納させる通信制御回路のメモリ制御方法において、前記格納手段は前記データを格納する少なくとも2つの格納領域を、前記通信制御回路は前記データを格納する格納領域を切り替え制御する切替制御手段を有し、前記格納領域のうちの一の格納領域に受信したデータが格納され、かつ、他の格納領域がアクセスされていない場合のみ、データを格納する格納領域を切り替え制御することを特徴とする通信制御回路のメモリ制御方法。

IPC (4)：

H04L 29/10 ,  G06F 13/00 353 ,  G06F 13/38 310 ,  H04L 13/08

Patent cited by the Patent：

Cited by examiner (4)

• 特開昭63-291152
  
• 特開昭63-222549
  
• 特開平3-127204
  
• 特開昭57-105058