Pat

J-GLOBAL ID：200903071075538405

半導体装置及びその製造方法

Inventor： 高田 賢治
Applicant, Patent owner： 株式会社東芝
Agent (1)： 外川 英明
Gazette classification：公開公報
Application number (International application number)：1999364203
Publication number (International publication number)：2001185717
Application date： Dec. 22, 1999
Publication date： Jul. 06, 2001
Summary：

【要約】【課題】 窒化ガリウム系電界効果トランジスタにおいて、ゲートリセス・エッチング時に発生するダメージを除去し、且つ、整流性に優れたゲート電極を提供することである。【解決手段】 基板1上に形成された第1半導体層3と、前記第1半導体層上に形成された窒化ガリウム系半導体からなるn型の第2半導体層4と、前記第2半導体層の表面側に形成され、前記第2半導体層に比べ化学量論的に窒素が欠如しており、且つ、前記窒化ガリウム系半導体に対してアクセプタとなる不純物が含まれる第3半導体層6と、前記第3半導体層上に接するゲート電極7と、前記ゲート電極を挟み、前記第2半導体層に接する一対のn型第4半導体層5と、前記一対の第4半導体層上に形成されたソース・ドレイン電極8,9を備える半導体装置。

Claim (excerpt)：

基板上に形成された第1半導体層と、前記第1半導体層上に形成された窒化ガリウム系半導体からなるn型の第2半導体層と、前記第2半導体層の表面側に形成され、前記第2半導体層に比べ化学量論的に窒素が欠如しており、且つ、前記窒化ガリウム系半導体に対してアクセプタとなる不純物が含まれる第3半導体層と、前記第3半導体層上に接するゲート電極と、前記ゲート電極を挟み、前記第2半導体層に接する一対のn型第4半導体層と、前記一対の第4半導体層上に形成されたソース・ドレイン電極を備える半導体装置。

IPC (3)：

H01L 29/778 ,  H01L 21/338 ,  H01L 29/812

F-Term (14)：

5F102GB01 ,  5F102GC01 ,  5F102GD01 ,  5F102GJ10 ,  5F102GK04 ,  5F102GL04 ,  5F102GM04 ,  5F102GN04 ,  5F102GQ01 ,  5F102GR04 ,  5F102GS01 ,  5F102GT01 ,  5F102HC07 ,  5F102HC21