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J-GLOBAL ID：200903071180552243

半導体基板の製造方法及び薄膜トランジスタの製造方法

Inventor：
日野 輝重

About 日野 輝重

, 
屋比久 英夫

About 屋比久 英夫


Applicant, Patent owner：
三菱電機株式会社

About 三菱電機株式会社


Agent (1)： 家入 健
Gazette classification：公開公報
Application number (International application number)：2007266117
Publication number (International publication number)：2009094422
Application date： Oct. 12, 2007
Publication date： Apr. 30, 2009
Summary：
【課題】寸法制御性を向上させ、生産性の低下を抑制することができる半導体基板の製造方法を提供すること。【解決手段】本発明に係る半導体基板の製造方法は、第1の半導体膜及び前記第1の半導体膜上に形成される第2の半導体膜を含む積層膜を有する半導体基板の製造方法であって、積層膜上にレジストパターンを形成するレジストパターン形成工程と、フッ素原子を含むガス及び塩素原子を含むガスを含む混合ガスを用いたドライエッチングにより、レジストパターンを介して第1の半導体膜の端部をテーパ形状にエッチングするエッチング工程とを有し、エッチング工程では、第1の半導体膜の端部のテーパ形状の表面は、庇状のレジストパターンに覆われてエッチングされ、第2の半導体膜の縦方向のエッチングレートが、第1の半導体膜の縦方向のエッチングレートより大きい。【選択図】図1
Claim (excerpt)：
第1の半導体膜及び前記第1の半導体膜上に形成される第2の半導体膜を含む積層膜を有する半導体基板の製造方法であって、 前記積層膜上にレジストパターンを形成するレジストパターン形成工程と、 フッ素原子を含むガス及び塩素原子を含むガスを含む混合ガスを用いたドライエッチングにより、前記レジストパターンを介して前記第1の半導体膜の端部をテーパ形状にエッチングするエッチング工程とを有し、 前記エッチング工程では、前記第1の半導体膜の端部のテーパ形状の表面は、庇状の前記レジストパターンに覆われてエッチングされ、前記第2の半導体膜の縦方向のエッチングレートが、前記第1の半導体膜の縦方向のエッチングレートより大きい半導体基板の製造方法。
IPC (3)：
H01L 21/306 ,  H01L 21/336 ,  H01L 29/786
FI (3)：
H01L21/302 105A ,  H01L29/78 627C ,  H01L29/78 618C
F-Term (39)：
5F004AA01 ,  5F004AA09 ,  5F004BA04 ,  5F004BB18 ,  5F004DA18 ,  5F004DA26 ,  5F004DA29 ,  5F004DB01 ,  5F004EA09 ,  5F004EA28 ,  5F004EB08 ,  5F110AA16 ,  5F110AA26 ,  5F110CC07 ,  5F110DD02 ,  5F110EE03 ,  5F110EE04 ,  5F110EE06 ,  5F110EE23 ,  5F110EE44 ,  5F110FF03 ,  5F110FF29 ,  5F110GG02 ,  5F110GG15 ,  5F110GG35 ,  5F110GG44 ,  5F110HK06 ,  5F110HK09 ,  5F110HK16 ,  5F110HK21 ,  5F110HK25 ,  5F110HK34 ,  5F110HL07 ,  5F110HM03 ,  5F110NN02 ,  5F110NN72 ,  5F110NN73 ,  5F110QQ04 ,  5F110QQ09
Patent cited by the Patent：
Cited by applicant (3)

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