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J-GLOBAL ID：200903071235754576
絶縁ゲート付き電力用半導体素子
Inventor：
,
Applicant, Patent owner：
Agent (1)：
鈴江 武彦
Gazette classification：公開公報
Application number (International application number)：1992053880
Publication number (International publication number)：1993145066
Application date： Mar. 12, 1992
Publication date： Jun. 11, 1993
Summary：
【要約】【目的】優れたターンオン特性を維持しながらターンオフ能力を改善した絶縁ゲート付き電力用半導体素子を提供することを目的とする。【構成】n- 型ベース層1の表面に選択的にp型ベース層2が形成され、このp型ベース層2上にストライプ状パターンをもって複数本の絶縁膜6が形成される。絶縁膜6の間のストライプ状領域には、長手方向に交互にn+ 型エミッタ層4とp+ 型ベース層5が形成され、絶縁膜6上のn- 型層7には、一端がカソード電極13に接続され他端がそれぞれn+ 型エミッタ層4とp+ 型ベース層5に繋がるターンオン用のnチャネルMOSトランジスタQ1 とターンオフ用のpチャネルMOSトランジスタQ2 が交互に配列形成される。
Claim (excerpt)：
高抵抗の第1導電型ベース層と、前記第1導電型ベース層の一方の面に形成された第2導電型ベース層と、前記第1導電型ベース層の他方の面に形成された第2導電型エミッタ層と、前記第2導電型ベース層上に複数本のストライプ状パターンを持つ絶縁膜により分離されて形成された半導体層と、前記第2導電型ベース層の前記各絶縁膜で挟まれた領域に複数個に分割されて配置された第1導電型エミッタ層と、前記半導体層の中央部にその長手方向に沿って前記第1導電型エミッタ層とその間に露出する第2導電型ベース層の配列に対応して交互に配列形成された第1導電型ソース層および第2導電型ソース層と、前記第1導電型ソース層と第2導電型ソース層の配列領域に挟まれた領域の前記半導体層,第1導電型エミッタ層および第2導電型ベース層上を覆うように形成された絶縁ゲート電極と、前記第1導電型ソース層および第2導電型ソース層にコンタクトする第1の主電極と、前記第2導電型エミッタ層にコンタクトする第2の主電極と、を備えたことを特徴とする絶縁ゲート付き電力用半導体素子。
Patent cited by the Patent：
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