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J-GLOBAL ID：200903071364919093

半導体装置及びその製造方法

Inventor： 浅井 昭喜 ,  鶴田 和弘
Applicant, Patent owner： 日本電装株式会社
Agent (1)： 伊藤 洋二
Gazette classification：公開公報
Application number (International application number)：1995058371
Publication number (International publication number)：1996255846
Application date： Mar. 17, 1995
Publication date： Oct. 01, 1996
Summary：

【要約】【目的】 不揮発性メモリを有する半導体装置において、その製造工程を簡略化するとともに、素子の表面平坦化を図る。【構成】 SOI-MOSFET6においては、シリコン基板1上に埋め込み酸化膜2を介して形成されたSOI層3Bにソース/ドレインを形成し、その上にゲート酸化膜4B、ゲート電極5Bを形成して構成される。メモリ用のMOSFET7においては、シリコン基板1上にソース/ドレインを形成するとともに、埋め込み酸化膜2と同時形成されたゲート酸化膜2A、SOI層3Bと同時形成された単結晶半導体層のフローティングゲート3A、さらにゲート酸化膜4B、ゲート電極5Bとそれぞれ同時形成された絶縁膜4A、コントロールゲート5Aにて構成される。

Claim (excerpt)：

半導体基板に、第1のMISFETとメモリ用の第2のMISFETとが形成され、それらの表面に層間絶縁膜が形成されるとともに、その表面に前記第1、第2のMISFETのための電極配線が形成されている半導体装置において、前記第1のMISFETの形成領域には、前記半導体基板上に第1の絶縁膜を介して単結晶半導体層が形成されており、前記第1のMISFETは、前記単結晶半導体層に拡散形成されたソース/ドレインと、前記単結晶半導体層上にゲート絶縁膜としての第2の絶縁膜を介して形成されたゲート電極とから構成されており、前記第2のMISFETは、前記半導体基板に拡散形成されたソース/ドレインと、前記半導体基板上に形成され前記第1の絶縁膜と同一の膜厚を有するゲート絶縁膜と、このゲート絶縁膜上に形成された、フローティングゲート、第3の絶縁膜及びコントロールゲートとから構成されていることを特徴とする半導体装置。

IPC (7)：

H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 21/76 ,  H01L 27/00 301 ,  H01L 27/10 481 ,  H01L 29/786

FI (5)：

H01L 29/78 371 ,  H01L 27/00 301 S ,  H01L 27/10 481 ,  H01L 21/76 M ,  H01L 29/78 613 Z