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J-GLOBAL ID：200903071674211503

局所選択酸化を用いた絶縁体上のバルクおよびひずみを有するシリコン

Inventor： ジャック・ウーン・チュー ,  クハリド・エズエルディン・イズマイル ,  キム・ヤン・リー ,  ジョン・アルブレヒト・オット
Applicant, Patent owner： インターナショナル・ビジネス・マシーンズ・コーポレイション
Agent (1)： 坂口 博 (外1名)
Gazette classification：公開公報
Application number (International application number)：1998293720
Publication number (International publication number)：1999284065
Application date： Oct. 15, 1998
Publication date： Oct. 15, 1999
Summary：

【要約】【課題】 単結晶半導体層の下に、埋込酸化物領域を形成する方法を提供する。【解決手段】 上記方法は、異なる酸化速度を有するエピタキシャル層と、その下にそれより酸化速度が速い層を形成し、マスク中の開口を介してこれらの層を酸化する工程を含む。酸化物で分離された複数のFETが形成される。本発明によれば、半導体層を選択的に酸化することにより、ソース/ドレインの寄生容量および短チャネル効果の問題を軽減するとともに、FETを分離し、FETの浮遊体効果を除去することができる。

Claim (excerpt)：

単結晶シリコンの基板を選択し、上記基板の上面に、Si1-xGexおよび(Si1-xGex)aC1-aからなるグループから選択され、第1の酸化速度を有する第1のエピタキシャル層を形成する工程と、上記第1の層の上に、上記第1の酸化速度より遅い第2の酸化速度を有する第2のエピタキシャル層を形成する工程と、上記第2の層の上に、マスクを形成する工程と、上記マスクをパターニングして上記マスクに開口を形成する工程と、上記マスクを介して上記第2の層と上記第1の層を酸化し、これにより酸化物領域が上記第1および第2の層中に、上記酸化物領域が上記第2の層の下にある上記第1の層の部分を置換する部分を形成する工程とを含む、単結晶半導体層の領域の下に、埋込酸化物領域を形成する方法。

IPC (6)：

H01L 21/762 ,  H01L 21/8238 ,  H01L 27/092 ,  H01L 27/08 331 ,  H01L 27/108 ,  H01L 21/8242

FI (4)：

H01L 21/76 D ,  H01L 27/08 331 ,  H01L 27/08 321 A ,  H01L 27/10 681 D