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J-GLOBAL ID：200903071790619560

制御可能積分バッファを備えたパワー半導体デバイス

Inventor： ジョゼフ エー.イェドニアック ,  アナップ バーラ ,  ジェフリー エー.ウェブスター ,  ジョゼフ エル.クンボ
Applicant, Patent owner： ハリス・コーポレーション
Agent (1)： 平田 忠雄
Gazette classification：公開公報
Application number (International application number)：1997237135
Publication number (International publication number)：1998092841
Application date： Sep. 02, 1997
Publication date： Apr. 10, 1998
Summary：

【要約】【課題】 半導体基板から外に拡散するド-パントに起因するシェルフ層上のN+ バッファ層の積分ド-パント濃度の変化を解消することである。【解決手段】 基板から外に拡散するド-パントを含むためにP+ の半導体基板上に犠牲Nシェルフ層を成長させる半導体デバイス及び半導体高圧スイッチの製造法。N+ バッファ層は犠牲Nシェルフ層上に成長させ、N- エピタキシャル層はN+ バッファ層上に成長させる。後続の半導体デバイスの製造中に基板のド-パントによって消費されるNシェルフ層はN+ バッファ層の積分ド-パント濃度を完成デバイスにおいて正確に制御させる。

Claim (excerpt)：

(a) 半導体基板上にシェルフ層を成長させる工程;(b) 該シェルフ層を、バッファ層のド-パント濃度より低くかつ基板のド-パント濃度より低い第1の伝導形ド-ピング濃度にド-ピングする工程;及び(c) 完成半導体デバイスにシェルフ層が存在しないように基板から外に拡散するド-パントでシェルフ層を実質的に消費する工程を特徴とし、半導体デバイスにおいて完成基板と第1の伝導形エピタキシャル層の間にあって、第2の伝導形半導体基板からド-パントの外拡散に起因する第1の伝導形バッファ層の積分ド-ピング濃度減少の制御方法。

IPC (2)：

H01L 21/336 ,  H01L 29/78

FI (2)：

H01L 29/78 658 E ,  H01L 29/78 655 B