Pat

J-GLOBAL ID：200903071885990258

半導体装置およびその製造方法

Inventor： 白水 達也 ,  佐々木 肇 ,  中本 隆博 ,  藤野 直彦
Applicant, Patent owner： 三菱電機株式会社
Agent (1)： 深見 久郎 (外4名)
Gazette classification：公開公報
Application number (International application number)：2002130637
Publication number (International publication number)：2003324111
Application date： May. 02, 2002
Publication date： Nov. 14, 2003
Summary：

【要約】【課題】 パッシベ-ション膜としての効果を十分に得ることのできる半導体装置およびその製造方法を提供する。【解決手段】 本発明の半導体装置は、表面にリセス部1aを有するn型活性層1と、リセス部1aにおいてn型活性層1と電気的に接続されたゲート電極6と、ゲート電極6の周囲を取囲む壁面を有する孔2aが形成された絶縁性スペーサ膜2と、ゲート電極6および絶縁性スペーサ膜2上を覆うパッシベーション膜10とを備えている。絶縁性スペーサ膜2がリセス部1aの真上に位置しないように孔2aの壁面はリセス部1aの外周側に位置している。

Claim (excerpt)：

主表面を有し、前記主表面にリセス部を有する活性層と、前記リセス部において前記活性層と電気的に接続されたゲート電極と、前記ゲート電極の周囲を取囲む壁面を有する開口が形成された絶縁性スペーサ膜と、前記ゲート電極および前記絶縁性スペーサ膜上を覆うパッシベーション膜とを備え、前記絶縁性スペーサ膜が前記リセス部の直上に位置しないように前記開口の前記壁面は前記リセス部の外周側に位置している、半導体装置。

IPC (2)：

H01L 21/338 ,  H01L 29/812

F-Term (16)：

5F102FA00 ,  5F102GB01 ,  5F102GC01 ,  5F102GD01 ,  5F102GJ05 ,  5F102GL05 ,  5F102GR04 ,  5F102GS01 ,  5F102GT03 ,  5F102GV06 ,  5F102GV07 ,  5F102GV08 ,  5F102HC11 ,  5F102HC15 ,  5F102HC17 ,  5F102HC19