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J-GLOBAL ID：200903072083673903

半導体装置の製造方法

Inventor： 堀越 浩 ,  野上 毅
Applicant, Patent owner： ソニー株式会社
Agent (1)： 船橋 國則
Gazette classification：公開公報
Application number (International application number)：2002329613
Publication number (International publication number)：2004165434
Application date： Nov. 13, 2002
Publication date： Jun. 10, 2004
Summary：

【課題】配線間の研磨残りを防ぎ、かつ配線のエロージョン、ディッシング、シンニングを防ぐ半導体装置の製造方法を提供する。【解決手段】基板11上に配線間絶縁層12と保護層13とからなる層間絶縁膜を形成し、層間絶縁膜上に犠牲膜21を形成する工程と、層間絶縁膜および犠牲膜21に溝パターン14を形成し、溝パターン14内を埋め込むように、バリアメタル層15と配線材料層17とからなる導電性材料膜を犠牲膜21上に形成する工程と、犠牲膜21の表面が露出するまで導電性材料膜を研磨して除去する工程と、犠牲膜21を選択的に除去することで、層間絶縁膜の表面を露出させるとともに溝パターン14から導電性材料膜を突出した状態とする工程と、層間絶縁膜をストッパーとして導電性材料膜の突出した部分を研磨して除去することで平坦化する工程とを有することを特徴とする半導体装置の製造方法である。【選択図】 図1

Claim (excerpt)：

基板上に層間絶縁膜を形成した後、前記層間絶縁膜上に犠牲膜を形成する工程と、 前記層間絶縁膜および前記犠牲膜に溝パターンを形成し、当該溝パターン内を埋め込むように前記犠牲膜上に導電性材料膜を形成する工程と、 前記犠牲膜の表面が露出するまで前記導電性材料膜を研磨して除去する工程と、 前記犠牲膜を選択的に除去することで、前記層間絶縁膜の表面を露出させるとともに前記溝パターンから前記導電性材料膜を突出した状態とする工程と、 前記層間絶縁膜をストッパーとして前記導電性材料膜の突出した部分を研磨して除去することで平坦化する工程とを有する ことを特徴とする半導体装置の製造方法。

IPC (2)：

H01L21/3205 ,  H01L21/304

FI (2)：

H01L21/88 K ,  H01L21/304 622X

F-Term (34)：

5F033HH11 ,  5F033HH19 ,  5F033HH21 ,  5F033HH27 ,  5F033HH32 ,  5F033HH33 ,  5F033HH34 ,  5F033MM01 ,  5F033MM02 ,  5F033MM12 ,  5F033MM13 ,  5F033PP06 ,  5F033PP15 ,  5F033PP27 ,  5F033QQ09 ,  5F033QQ11 ,  5F033QQ19 ,  5F033QQ25 ,  5F033QQ48 ,  5F033QQ49 ,  5F033RR01 ,  5F033RR04 ,  5F033RR05 ,  5F033RR06 ,  5F033RR11 ,  5F033RR21 ,  5F033RR29 ,  5F033SS04 ,  5F033TT02 ,  5F033TT04 ,  5F033XX01 ,  5F033XX21 ,  5F033XX24 ,  5F033XX31