Pat
J-GLOBAL ID:200903072126098584
半導体集積回路装置およびその製造方法
Inventor:
,
,
Applicant, Patent owner:
Agent (1):
筒井 大和
Gazette classification:公開公報
Application number (International application number):2003005825
Publication number (International publication number):2004221242
Application date: Jan. 14, 2003
Publication date: Aug. 05, 2004
Summary:
【課題】SRAMメモリセルを構成する縦型MISFET間の埋め込み特性を向上させる。【解決手段】横型の駆動MISFETおよび転送MISFETの上部に縦型MISFETを形成する際、Y方向(Y-Y’)においては狭いピッチで配置され、X方向(X-X’)においては広いピッチで配置される、下部半導体層57、中間半導体層58、上部半導体層59および窒化シリコン膜62を有する柱状の積層体(P1、P2)と、この積層体の側壁にゲート絶縁膜を介して形成されたゲート電極66との上部に、被覆性の良い第1絶縁膜(O3-TEOS)70aを堆積し、狭ピッチ間を完全に埋め込んだ後、第1絶縁膜70aの上部に第2絶縁膜(HDP酸化シリコン膜)70bを堆積する。その結果、アスペクト比の大きい縦型MISFETの狭ピッチ部においても絶縁膜の埋め込み特性が良くなる。【選択図】 図23
Claim (excerpt):
(a1)その上部および下部にそれぞれ第1および第2半導体領域を有する柱状の積層体と、
(a2)前記柱状の積層体の側壁に第1絶縁膜を介して形成された導電性膜と、
を有する縦型MISFETを複数有し、
前記複数の縦型MISFETの前記柱状の積層体および前記導電性膜は、
(b1)第1方向に第1距離離間して配置され、
(b2)第2方向に前記第1距離より大きい第2距離離間して配置され、
前記複数の縦型MISFETの前記柱状の積層体の少なくとも一定の高さまでにおいて、
(c1)前記柱状の積層体の前記第1方向の隙間には、第2絶縁膜が形成され、
(c2)前記柱状の積層体の前記第2方向の隙間には、前記第2絶縁膜およびその上部の第3絶縁膜が形成されていることを特徴とする半導体集積回路装置。
IPC (6):
H01L21/8244
, H01L21/316
, H01L21/768
, H01L21/8234
, H01L27/088
, H01L27/11
FI (4):
H01L27/10 381
, H01L21/316 M
, H01L27/08 102E
, H01L21/90 M
F-Term (119):
5F033HH04
, 5F033HH11
, 5F033HH19
, 5F033HH21
, 5F033HH32
, 5F033HH33
, 5F033HH34
, 5F033JJ04
, 5F033JJ05
, 5F033JJ18
, 5F033JJ19
, 5F033JJ33
, 5F033JJ34
, 5F033KK19
, 5F033KK25
, 5F033KK33
, 5F033KK34
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, 5F033MM12
, 5F033MM13
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, 5F033NN07
, 5F033NN37
, 5F033NN38
, 5F033PP06
, 5F033PP15
, 5F033PP27
, 5F033PP28
, 5F033QQ01
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, 5F033SS04
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, 5F033SS27
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, 5F058BH20
, 5F058BJ06
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, 5F083BS40
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, 5F083JA19
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, 5F083JA33
, 5F083JA35
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, 5F083MA19
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, 5F083PR01
, 5F083PR12
, 5F083PR21
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