Pat
J-GLOBAL ID：200903072212635355
半導体装置およびその製造方法
Inventor：
Applicant, Patent owner：
Agent (1)：
佐藤 隆久
Gazette classification：公開公報
Application number (International application number)：1998122537
Publication number (International publication number)：1999317518
Application date： May. 01, 1998
Publication date： Nov. 16, 1999
Summary：
【要約】【課題】空乏層内電界を緩和してトランジスタの閾値のシフトなどのトランジスタ特性が変動することを抑制した半導体装置およびその製造方法を提供する。【解決手段】基板に形成された第1導電型半導体層11,13,15と、第1導電型半導体層に形成されたチャネル形成領域を含む第2導電型半導体層17と、チャネル形成領域の上層のゲート絶縁膜25aと、ゲート絶縁膜の上層のゲート電極30aと、ゲート電極の両側部においてチャネル形成領域に接続するように第1導電型半導体層中に形成された第1導電型のソース・ドレイン領域18と、第2導電型半導体層から下方へ離間して第1導電型半導体層内に形成された第2導電型の第1埋め込み層12と、第2導電型半導体層と第1埋め込み層とを接続して第1導電型半導体層内に形成され、第1埋め込み層よりも第2導電型の不純物を低濃度に含有する第2埋め込み層14とを有する構成とする。
Claim (excerpt)：
基板に形成された第1導電型半導体層と、前記第1導電型半導体層に形成されたチャネル形成領域を含む第2導電型半導体層と、前記チャネル形成領域の上層に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上層に形成されたゲート電極と、前記ゲート電極の両側部において前記チャネル形成領域に接続するように前記第1導電型半導体層中に形成された第1導電型のソース・ドレイン領域と、前記第2導電型半導体層から下方へ離間して前記第1導電型半導体層内に形成された第2導電型の第1埋め込み層と、前記第2導電型半導体層と前記第1埋め込み層とを接続して前記第1導電型半導体層内に形成され、前記第1埋め込み層よりも第2導電型の不純物を低濃度に含有する第2導電型の第2埋め込み層とを有する半導体装置。
IPC (2)：
FI (2)：
H01L 29/78 301 X
, H01L 21/74
