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J-GLOBAL ID：200903072303318271

デューティ比補正方法および装置

Inventor： 鍔本 大太 ,  谷澤 哲
Applicant, Patent owner： 富士通株式会社
Agent (1)： 小林 隆夫
Gazette classification：公開公報
Application number (International application number)：1994223072
Publication number (International publication number)：1996088545
Application date： Sep. 19, 1994
Publication date： Apr. 02, 1996
Summary：

【要約】【目的】本発明は電子回路に入力したパルス列のデューティ比を崩すことなく回路内で伝送する技術に関し、特にLSIチップにおけるトランジスタの特性のバラツキによるクロックのデューティ比の崩れを小さくして信頼性の高いハードウェアシステムの構築に寄与することを目的とする。【構成】極性が逆の2相のパルス列の各パルスの立上りまたは立下りのいずれか一方を検出するパルスエッジ検出手段と、該パルスエッジ検出手段で検出されたパルスの立上りまたは立下りに同期して立上りと立下りを行うパルス列を生成するパルス列生成手段とを備えたデューティ比補正装置を回路内に組み込み、入力パルスを極性が逆の2相パルスに変換するバッファを介して回路内に入力されたパルス列のデューティ比の崩れを補正するように構成した。

Claim (excerpt)：

入力パルスを極性が逆の2相パルスに変換するバッファを介して回路内に入力されたパルス列のデューティ比の崩れを補正する方法であって、該バッファを介した2相のパルス列の各パルスの立上りまたは立下りのいずれか一方に同期して立上りと立下りを行うパルス列を生成してこれをデューティ比を補正したパルス列とするようにしたデューティ比補正方法。

IPC (3)：

H03K 5/151 ,  H03K 5/00 ,  H03K 5/13

FI (2)：

H03K 5/15 C ,  H03K 5/00 G