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J-GLOBAL ID：200903072412609499

MISFETを有する半導体装置

Inventor： 多田 元
Applicant, Patent owner： 富士電機株式会社
Agent (1)： 山田 稔
Gazette classification：公開公報
Application number (International application number)：1991277486
Publication number (International publication number)：1993121738
Application date： Oct. 24, 1991
Publication date： May. 18, 1993
Summary：

【要約】【目的】 CMOSを製造するプロセスと同様のプロセスを用いて高耐圧のMISFETを形成できるドレインオフセット型のMISFETを有する半導体装置において、オフ耐圧時にバーズビーク近傍に集中する電界を緩和してさらに高耐圧のMISFETを実現する。【構成】 オフセット拡散層2の表面のバーズビーク11近傍に、P- 型の緩和層10を形成する。この緩和層内で、等電位線の間隔が広がり、フィールド酸化膜4における電界集中が緩和され、静電破壊耐圧の大きなMISFETを有する半導体装置を実現することができる。

Claim (excerpt)：

第1導電型の半導体基層の表面に、ソース電位の印加される第2導電型のソース層と、ドレイン電位の印加される第2導電型のドレイン層と、このドレイン層から前記半導体基層の表面に沿って前記ソース層の方向に広がった第2導電型のオフセット拡散層と、このオフセット拡散層から前記ソース層に亘って前記半導体基層の表面にゲート絶縁膜を介して設置されたゲート電極とにより構成されるMISFETを少なくとも備えたMISFETを有する半導体装置において、前記オフセット拡散層の表面に、このオフセット拡散層より第2導電型の不純物濃度の薄い電界緩和拡散層が形成されていることを特徴とするMISFETを有する半導体装置。

IPC (2)：

H01L 29/784 ,  H01L 27/092

FI (2)：

H01L 29/78 301 S ,  H01L 27/08 321 C

Patent cited by the Patent：

Cited by examiner (4)

• 特開昭55-108773
  
• 特開昭52-100875
  
• 特開平2-102577
  
• 特開昭62-098777