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J-GLOBAL ID：200903072461185181

スタック型Wセル・キャパシタ

Inventor： ピエール・シー・ファザン ,  チャールズ・エイチ・デニソン ,  ルオジア・リー ,  ヨウ・チン・リュウ
Applicant, Patent owner： マイクロン・テクノロジー・インコーポレイテッド
Agent (1)： 田澤 博昭 (外2名)
Gazette classification：公開公報
Application number (International application number)：1991339273
Publication number (International publication number)：1994029481
Application date： Oct. 24, 1991
Publication date： Feb. 04, 1994
Summary：

【要約】 (修正有)【構成】修正されたスタック型キャパシタの記憶セル製造プロセスを使用するように成した、スタック型Wセル(SWC)キャパシタである。当該SWCは、埋設接点57において位置決めされ、ポリシリコン93によって被覆された隣接する記憶節点91にまで延在し、誘電体92がそれらの間において挾持されるように成したW字型の断面を有することになる、ポリシリコン構造によって形成される。【効果】当該ポリシリコン構造の追加は、通常のスタック型キャパシタ・セルのために画成される表面積を拡大することなく、記憶能力を120%増大させるものである。

Claim (excerpt)：

交互嵌合される平行横列及び交互嵌合されない平行縦列の中に配列される複数の活性領域(21)であって、各々の前記活性領域(21)がデジット線接合部及び記憶節点接合部を有するようにして絶縁手段によって分離されるように成した前記複数の活性領域(21)と、前記横列に沿って整列配置される複数の平行な導電性ワード線(28)であって、各々の活性領域(21)内におけるデジット線接合部及び記憶節点接合部は各々のワード線(28)が付随する活性領域(21)からゲート誘電体層(25)によって絶縁されるようにしてワード線(28)によって架橋されるように成した前記複数の平行な導電性ワード線(28)と、前記縦列に沿って整列配置される複数の平行な導電性デジット線(49)であって、デジット線(49)は縦列内において各々のデジット線接合部と電気的に接触して、前記デジット線(49)は前記ワード線(28)を覆ってそれに対して垂直に走って3次元の波形状の位相を形成し、前記デジット線及びワード線(49,28)は絶縁手段によって互いに電気的に分離されるように成した前記複数の平行な導電性デジット線(49)と、各々の活性領域(21)毎の少なくとも1つの記憶キャパシタであって、各々のキャパシタは付随する活性領域(21)との電気的接触(57)状態にある記憶節点プレート(91)及びアレイ全体に共通するセル・プレート(93)を有して、各々の記憶節点プレート(91)は前記セル・プレート(93)から容量性誘電体層(92)によって絶縁されW字型の断面を有するように成した前記各々の活性領域(21)毎の少なくとも1つの記憶キャパシタとを含んで成るように成した、シリコン基板(20)上に製造されるDRAMメモリ・アレイ。

IPC (2)：

H01L 27/108 ,  H01L 27/04

Patent cited by the Patent：

Cited by examiner (3)

• 特開平1-147857
  
• 特開平1-154549
  
• 特開昭64-042161