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J-GLOBAL ID：200903072673912253
半導体記憶装置
Inventor：
Applicant, Patent owner：
Agent (1)：
長谷川 和音
Gazette classification：公開公報
Application number (International application number)：1995266883
Publication number (International publication number)：1996181225
Application date： Oct. 16, 1995
Publication date： Jul. 12, 1996
Summary：
【要約】【課題】動作が不安定で消費電力が大きいとともに、セル面積が大きい。【解決手段】PMOSとNMOSを利用してSRAMセルが形成され、セル1個毎にPウェルコンタクト(14)とVccコンタクト(18)を持ち、これらコンタクトは2本のビットラインと平行配置のプルダウンMOS TrとプルアップMOS Trのゲート(9,10)の間に配置され、Pウェルコンタクトは、Pウェル領域内のプルダウンMOS Trのn+ 型のソース領域に接触させて形成されたp+ 型拡散層で、かつこのp+ 型拡散層を前記ソース領域よりもPウェルとNウェルの境界側に近づけて配置した構成であことを特徴とするSRAM。
Claim (excerpt)：
CMOSインバータ回路をクロスカップさせ、その中間ノードに読みだし用のNMOSトランジスタのゲートを接続して構成された6トランジスタ型完全CMOSスタテックメモリセルを有した半導体記憶装置において、メモリセル1個毎にGNDコンタクトに隣接したPウェルコンタクトとVccコンタクトを持ち、それらのコンタクトは1組のプルダウンNMOSトランジスタとプルアップPMOSトランジスタに夫々共用され、ビットラインと平行に配置された1対のゲートの間に配置され、前記Pウェルコンタクトは、前記Pウェル領域内に形成したp+ 型拡散層をプルダウンMOSトランジスタのn+ 型のソース領域に接触させたもので、かつp+ 型拡散層を前記ソース領域よりもPウェルとNウェルの境界側に近づけて配置した構成であることを特徴とする半導体記憶装置。
IPC (2)：
H01L 21/8244
, H01L 27/11
