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J-GLOBAL ID：200903072764398293

半導体素子の実装方法

Inventor： 青木 秀夫 ,  小梁川 尚
Applicant, Patent owner： 株式会社東芝
Agent (1)： 須山 佐一 (外1名)
Gazette classification：公開公報
Application number (International application number)：1991158274
Publication number (International publication number)：1993013496
Application date： Jun. 28, 1991
Publication date： Jan. 22, 1993
Summary：

【要約】【目的】 半導体素子のフェイスダウン実装において、小型、高機能化に伴う素子の電極端子間距離の狭小化に対応して、接続強度が高く、かつ接続不良が少なく高い信頼性を有する接続部の形成が可能な実装方法の提供を目的とする。【構成】 回路基板面3に設けられている接続パッド4に、半導体素子1の入出力電極端子2を位置合せしフェイスダウンに接続・実装する方法において、前記回路基板3面の接続パッド4を突起状13に形成し、半導体素子1の入出力電極端子面2側が前記接続パッド4の突起13が嵌合可能なようにリング状突起部11を形成して縦断面凹型化し、かつこの凹部に低融点金属12を介在させ、この低融点金属12をリフローさせて半導体素子1を回路基板3面にフェイスダウンに接続・実装することを特徴とする。

Claim (excerpt)：

回路基板面に設けられている接続パッドに、半導体素子の入出力電極端子を位置合せしフェイスダウンに接続・実装する方法において、前記回路基板面の接続パッドが突起状に形成され、半導体素子の入出力電極端子面側が前記接続パッドの突起が嵌合可能な縦断面凹型に形成されかつ凹部に低融点金属を介在させ、この低融点金属をリフローさせて半導体素子を回路基板面にフェイスダウンに接続・実装することを特徴とする半導体素子の実装方法。

IPC (2)：

H01L 21/60 311 ,  H01L 21/60