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J-GLOBAL ID：200903072968084034
高特性高電圧の垂直形トランジスタとその製造法
Inventor：
Applicant, Patent owner：
Agent (1)：
浅村 皓 (外3名)
Gazette classification：公開公報
Application number (International application number)：1994000052
Publication number (International publication number)：1995007149
Application date： Jan. 04, 1994
Publication date： Jan. 10, 1995
Summary：
【要約】【目的】 低いオン状態抵抗値および高い阻止電圧を有し、一方、最小のトランジスタ面積領域を有する、トランジスタ装置を提供する。【構成】 半導体基板層の上にエピタキシャル層が作成され、ベース層がエピタキシャル層の上に作成され、ソース層がベース層の上に作成される。トレンチ領域が、ソース層とベース層とエピタキシャル層とを通して、半導体基板層の中にまで延長されて作成される。加えられる高い電圧に耐えられるように、トレンチ領域の頂部よりも底部において酸化物層の幅が大きいように、ソース層の上およびトレンチ領域の内壁の上に酸化物層が作成される。ゲート層が、酸化物層の上のトレンチ領域の中に作成される。ゲート層は、エピタキシャル層の中に作成されたドリフト領域を、最大定格阻止状態の下で、完全に欠乏状態にし、それにより、非常に高い電圧の装置における支配的パラメータであるオン状態抵抗値のドリフト領域成分が減少する。
Claim (excerpt)：
半導体層の上に作成された第1導電形のエピタキシャル層と、前記エピタキシャル層の上に作成された第2導電形のベース層と、前記ベース層の上に作成された前記第1導電形のソース層と、前記ソース層の上に作成された絶縁体層と、前記ソース層と前記ベース層と前記エピタキシャル層とを通って前記半導体層の中にまで延長され、かつ、前記絶縁体層がその内壁の上に作成される、トレンチ領域と、前記トレンチ領域の内部で前記半導体層の中にまで延長されて作成されたゲート層と、を有する、半導体層の上に作成され、かつ、高いブレークダウン電圧特性を有する、トランジスタ。
Patent cited by the Patent：
Cited by examiner (6)
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