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J-GLOBAL ID：200903073030602970

集積化された容量性トランスデューサの製造方法

Inventor： ヨハン ビルヘルム ベルクフィシュト ,  フェリックス ルドルフ
Applicant, Patent owner： セム セントル スイス デレクトロニク エ ドゥ ミクロテクニク ソシエテ アノニム-ルシェルシュ エ デベロプマン
Agent (1)： 宇井 正一 (外4名)
Gazette classification：公開公報
Application number (International application number)：1993276498
Publication number (International publication number)：1994217396
Application date： Nov. 05, 1993
Publication date： Aug. 05, 1994
Summary：

【要約】【目的】 高信頼性及び再生可能性を具える、マイクロホン等のような複数個の集積化された容量性トランスデューサの製造方法を提供する。【構成】 連結層16を介する第1基材10及び第2基材12の溶着により組み立てること、各トランスデューサの第2基材12を薄化すること、トランスデューサの固定電極の外形を画成し且つオリフィス24のネットワークを形成するために第2の薄化された基材12を構築すること、トランスデューサのダイヤフラム28を形成するために第1基材10をエッチングすること、固定電極からこのダイヤフラム28を分離するためにオリフィス24のネットワーク及びダイヤフラム28の間に位置する連結層16の部分を除去すること、を有して成る。

Claim (excerpt)：

その各々が1つの可動電極及び1つの固定電極を有する、複数個の集積化された容量性トランスデューサの製造方法において、半導体材料の第1基材(10)を供給するステップと、半導体材料の第2基材(12)を供給するステップと、上記第1基材(10)及び第2基材(12)の一方の少なくとも1つの第1の面(14)に絶縁材料の連結層(16)を形成するステップと、上記第2基材(12)の第1面(22)が上記第1基材(10)に対向配置されるように、上記連結層(16)による上記第1基材(10)及び上記第2基材(12)の溶着により組み立てるステップと、各トランスデューサの第2基材(12)を薄化するステップと、上記固定電極の外形を画成し且つ第2基材(12)の全厚さを横断するオリフィス(24)のネットワークを形成するために選択的なエッチングにより第2基材(12)を構築するステップと、上記オリフィス(24)のネットワークに概ね対向するように延びるダイヤフラム(28)を形成するために第1基材を選択的に異方性エッチングするステップと、上記ダイヤフラム(28)及び上記第2基材(12)の間に空間を形成するためにオリフィス(24)のネットワークを有する第2基材(12)の部分とダイヤフラム(28)との間に配置される上記連結層(16)の部分を除去するステップと、上記第1基材(10)及び第2基材(12)の各々に対する電気的コンタクト(30,32)を形成するステップ、とを有し、上記第2基材(12)及びダイヤフラム(28)は、それぞれ上記固定電極及び可動電極を形成することを特徴とする製造方法。

IPC (2)：

H04R 19/00 ,  H04R 31/00