マスク数を低減したMOSゲートデバイスの製造プロセス

Inventor：
Applicant, Patent owner：
Agent (1)：青山葆 (外2名)
Gazette classification：公表公報
Application number (International application number)：1996508797
Publication number (International publication number)：1998505198
Application date： Aug. 17, 1995
Publication date： May. 19, 1998
Summary：

【要約】パワーMOSFETのようなMOSゲートデバイスを形成するための低減したマスク工程を有する製造プロセスであって、該プロセスは、セルボディ50とセルボディ50中のソース領域51を連続して形成するための第1のマスク30を有し、シリコンエッチにより各セルのシリコン表面に中央開口部80、81を形成し続いて中央開口部80、81を囲む酸化物60をアンダーカットするための第2のマスク工程を有する。それからコンタクトレイヤ84が、各セスの開口部80、81に充填され、ボディ50とソース領域51を接続する。この工程では一回の厳格なマスクアライメント工程が用いられるだけである。

Claim (excerpt)：

MOSゲート半導体デバイスの製造方法であって、シリコン基板上にゲート絶縁材層を形成し、該ゲート絶縁材層の上にポリシリコン層を形成し、該ポリシリコン層の上に第1ホトレジスト層を形成し、該ホトレジスト層に第1ホトリソグラフ・マスク工程を使用して多数の間隔をおいた開口を形成して上記ポリシリコン層を部分的に露出させ、上記第1ホトレジスト層の複数の間隔をおいた開口を介して露出されるポリシリコン層の部分をエッチングして上記シリコン基板の表面上に位置する上記ポリシリコン層の対応する領域を除去し、上記シリコン基板の表面領域に第1導電型の不純物を拡散させて第1拡散領域を形成し、上記シリコン基板の表面領域に第2導電型の不純物を拡散させて第2拡散領域を形成し、上記シリコン基板の表面領域の各々において上記第2拡散領域は第1拡散領域よりも小さい最終深さを有し、更に上記デバイスの上面に第2絶縁層を堆積させ、該第2絶縁層の上に第2ホトレジスト層を形成し、上記第1ホトリソグラフ工程と一致させた第2ホトリソグラフ工程によって上記第2ホトレジスト層に複数の中央開口を形成し、その各々は上記第1ホトリソグラフ工程において形成された複数の間隔をおいた開口の各々に対し実質的に中央に位置し、かつ、上記中央開口は上記第2拡散領域の各々の横幅よりも小さい横幅を有し、更に上記ホトレジスト層の複数の中央開口を介して露出される上記第2絶縁層のある部分をエッチングして、上記シリコン基板の表面上に位置する第2絶縁層の対応する領域を除去して、上記シリコン基板の表面の平面に対して実質的に垂直な側壁を有する開口を第2絶縁層に形成し、上記中央開口によって露出される第2絶縁層の部分をエッチング除去してシリコン基板の対応する下方の第2表面領域を露出させ、該シリコン基板の第2表面領域に上記第2拡散領域の深さよりも大きい深さまで凹部をエッチングし、上記シリコン基板の第2表面領域を取り囲む第2絶縁層にエッチングしてアンダーカット部分を形成し、上記シリコン基板の表面のアンダーカット部分に隣接するシリコン基板の表面部分を露出させ、該表面上に導電層を堆積させることにより該導電層を上記凹部の底部に位置する第1拡散領域に接触させると共に、上記アンダーカット部分の上部および周囲面に位置する第2拡散領域に接触させ、上記第1拡散領域の各々を相対的に深くドープさせ、かつ、上記第2拡散領域の各々を取り囲む共通の境界をもち、実質的にパンチスルー・ブレイクダウンおよびドレインからソースへのリークを除去し、かつ、上記第2拡散領域の下方に低抵抗電流路を与えるMOSゲート半導体デバイスの製造方法。

IPC (2)：

H01L 21/336 , H01L 29/78

FI (2)：

H01L 29/78 658 C , H01L 29/78 652 L

Patent cited by the Patent：

Cited by examiner (5)

特開昭64-080078
特開平3-290934
特開昭61-084864

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