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J-GLOBAL ID：200903073265794575

半導体素子の作製方法

Inventor： 山方 憲二
Applicant, Patent owner： キヤノン株式会社
Agent (1)： 山下 穣平
Gazette classification：公開公報
Application number (International application number)：1992041942
Publication number (International publication number)：1993218365
Application date： Jan. 31, 1992
Publication date： Aug. 27, 1993
Summary：

【要約】【目的】 大規模集積回路の作製に適用可能な、透明絶縁性基板上にシリコン単結晶薄膜を貼り合わせ法で形成する高機能性SOI基板の作製方法。【構成】 シリコン単結晶基板100全体を陽極化成して多孔質シリコン101を形成し、その一表面上にシリコン単結晶薄膜102をエピタキシャル成長して、エピタキシャル層に素子を形成する。素子形成面109を支持基板111とワックス103により貼り合わせて、多孔質シリコン部分を選択的にエッチングする。つぎに、素子が形成されたエピタキシャル層を、SiO2 を主成分とする透明絶縁性基板110と接着剤108により接着したのち、ワックスを加熱軟化させて支持基板と、素子が形成されたエピタキシャル層を分離する。以上の工程によって作製するものである。

Claim (excerpt)：

シリコン単結晶基板の全体を多孔質化する工程と、該多孔質化した一表面上にシリコン単結晶薄膜をエピタキシャル成長する工程と、該エピタキシャル層に素子を形成する工程と、該素子形成面を任意の支持基板と、ワックス又は熱可塑性樹脂を介して貼り合わせる工程と、前記貼り合わせた基板の多孔質シリコン部分を選択的にエッチング除去する工程と、前記素子が形成されたエピタキシャル層を、他の絶縁性基板と接着剤で貼り合わせる工程と、前記ワックス又は熱可塑性樹脂を、融解又は軟化させることにより前記支持基板と前記素子が形成されたエピタキシャル層を分離する工程と、を含むことを特徴とする半導体素子の作製方法。

IPC (2)：

H01L 27/12 ,  H01L 21/02