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J-GLOBAL ID：200903073424288775

不揮発性半導体記憶装置及びその駆動方法

Inventor： 河原 尊之 ,  小林 孝 ,  木村 勝高
Applicant, Patent owner： 株式会社日立製作所
Agent (1)： 薄田 利幸
Gazette classification：公開公報
Application number (International application number)：1995202000
Publication number (International publication number)：1997051043
Application date： Aug. 08, 1995
Publication date： Feb. 18, 1997
Summary：

【要約】【目的】 フラッシュメモリのしきい値電圧のばらつきを低減する。【構成】 SOI構造又は埋め込み素子分離構造を用い、ウエルをデータ線b1〜bm毎に分離する。データ線毎にウエルが分離されたメモリセルM11〜M1n,M21〜M2n,......,Mm1〜Mmnのそれぞれのソースとデータ線との間にスイッチングトランジスタMW1〜MWmを設け、ソースと基板とをこの選択スイッチのメモリセル側で接続する。【効果】 データ線毎にウエル電圧を設定できるために、消去側も書込み側もビット毎検証が可能となり、しきい値電圧のばらつきが小さくなる。

Claim (excerpt)：

ソースとドレインとフローティングゲートとコントロールゲートを有するメモリセルトランジスタの該フローティングゲート中の電荷の量で情報を記憶する不揮発性半導体記憶装置において、複数のメモリセルトランジスタのソースを接続する第1の拡散層と、複数のメモリセルトランジスタのドレインを接続する第2の拡散層と、第1の拡散層を第1の配線層と接続するスイッチング素子としてのエンハンストメント形の第1のMOSトランジスタと、該第1のMOSトランジスタのゲート端子にゲート端子が接続されたデプレッション形のスイッチング素子としての第2のMOSトランジスタと、該第2のMOSトランジスタと直列に接続されると共に第1の配線層と第2の拡散層とを接続するエンハンストメント形のスイッチング素子としての第3のMOSトランジスタと、第1の拡散層と共通ソース線とを接続するエンハンストメント形のスイッチング素子としての第4のMOSトランジスタと、第1の拡散層と接続された前記複数のメモリセルトランジスタのウエルと、からなる構成を1組とした複数の組を備えると共に、各組のウエル同士が電気的に分離されていることを特徴とする不揮発性半導体記憶装置。

IPC (4)：

H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 27/10 451

FI (2)：

H01L 29/78 371 ,  H01L 27/10 451