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J-GLOBAL ID：200903073743941961
半導体装置の製造方法
Inventor：
Applicant, Patent owner：
Agent (1)：
鈴木 章夫
Gazette classification：公開公報
Application number (International application number)：1992215793
Publication number (International publication number)：1994045332
Application date： Jul. 22, 1992
Publication date： Feb. 18, 1994
Summary：
【要約】【目的】 バリアメタル構造の多層配線構造における、スルーホール部分の段差を緩和するとともに、スルーホール抵抗を低減した半導体装置の製造方法を得る。【構成】 少なくともスルーホール部分の上側バリアメタル3が除去された下側の配線2を形成する工程と、スルーホールに相当する部分の下側配線に凸状に配線2を一体形成する工程と、スルーホールを除く部分の層間膜4の上側にバリアメタル3を形成し、この上に上側配線2及びその上側バリアメタル3を形成する工程を含み、スルーホール部分を下側配線の一部で埋めて平坦化を図り、上下の配線をバリアメタルを介することなく直接接続してスルーホール抵抗を低減させる。
Claim (excerpt)：
上下をバリアメタルで挟まれた配線を多層に構成してなる半導体装置の製造に際し、少なくともスルーホール部分の上側バリアメタルが除去された下側の配線を形成する工程と、スルーホールに相当する部分の下側配線に凸状に配線を一体形成する工程と、スルーホールを除く部分の層間膜の上側にバリアメタルを形成し、この上に上側配線及びその上側バリアメタルを形成する工程を含むことを特徴とする半導体装置の製造方法。
FI (2)：
H01L 21/88 R
, H01L 21/88 N
