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J-GLOBAL ID：200903074430206370
半導体記憶装置およびその製造方法
Inventor：
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Applicant, Patent owner：
Agent (1)：
深見 久郎 (外3名)
Gazette classification：公開公報
Application number (International application number)：1998015405
Publication number (International publication number)：1999214646
Application date： Jan. 28, 1998
Publication date： Aug. 06, 1999
Summary：
【要約】【課題】 キャパシタ下部電極の表面に凹凸を付与する凹凸処理を行なう際に、キャパシタ下部電極が結晶化するのを抑制する。【解決手段】 シリコン基板1の主表面と接続されるようにキャパシタ下部電極13が形成される。キャパシタ下部電極13は、プラグ部13aと、底壁部13bと、立壁部13cとを備える。底壁部13bと立壁部13cとの間に、立壁部13cの結晶化を抑制するための絶縁層14が形成される。キャパシタ下部電極13上にはキャパシタ誘電体層15を介してキャパシタ上部電極16が形成される。
Claim (excerpt)：
主表面を有する半導体基板と、凹凸処理の施された表面を有し、前記主表面と接続される第1導体部と、該第1導体部と電気的に接続される第2導体部とを含むキャパシタの一方の電極と、前記第1と第2導体部間に介在し、前記第2導体部の結晶化を抑制するための結晶化抑制部と、を備えた、半導体記憶装置。
IPC (2)：
H01L 27/108
, H01L 21/8242
