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J-GLOBAL ID：200903074593312150

半導体記憶装置

Inventor： 野路 宏行
Applicant, Patent owner： 東芝マイクロエレクトロニクス株式会社 ,  株式会社東芝
Agent (1)： 鈴江 武彦 (外6名)
Gazette classification：公開公報
Application number (International application number)：2000219441
Publication number (International publication number)：2002042494
Application date： Jul. 19, 2000
Publication date： Feb. 08, 2002
Summary：

【要約】【課題】半導体メモリにおいて、複数のE-Fuseセットのプログラムを内部で自動的に行い、全E-Fuseセットのプログラムを一括して行うことを可能とする。【解決手段】セルアレイ1 のスペアカラムの置き換えデータをプログラム可能なE-Fuse群と、アドレス入力に応じてメモリセルから読み出されたバスデータとその期待値信号とを比較して不一致時にFAIL FLAG を活性化する判定回路13と、FAIL FLAG の活性時にカラムアドレス入力からカラムヒューズデータを生成するデコード回路15と、このデコード回路の出力に基づいてスペアカラムの置き換えデータをE-Fuse群にプログラムする制御回路27と、E-Fuse群のプログラムデータをラッチするラッチ回路28と、このラッチ回路の出力とカラムアドレス入力とが一致した場合にスペアカラムアレイ活性化信号を出力するリダンダンシ判定回路29とを具備する。

Claim (excerpt)：

1つ以上のスペアカラムを含むメモリセルアレイと、前記スペアカラムの置き換えデータをプログラム可能な電気破壊型ヒューズ群と、ロウアドレス入力に応じて前記メモリセルアレイのワード線を駆動するロウデコーダと、カラムアドレス入力に応じて前記メモリセルアレイのカラム選択線を駆動するカラムデコーダと、前記ロウアドレス入力およびカラムアドレス入力に応じて選択される前記メモリセルアレイのメモリセルに書き込みが期待されている期待値信号と前記メモリセルから読み出されるデータとを比較して不一致の場合に不一致信号出力を活性化する比較回路と、前記カラムアドレス入力と前記比較回路の出力が入力され、前記比較回路からの不一致信号が活性化している時に前記カラムアドレス入力からカラムヒューズ選択データを生成して出力するデコード回路と、前記デコード回路の出力情報に基づいて前記スペアカラムの置き換えデータを前記電気破壊型ヒューズ群にプログラムする制御回路とを具備することを特徴とする半導体記憶装置。

IPC (4)：

G11C 29/00 671 ,  G11C 29/00 603 ,  G01R 31/28 ,  H01L 21/66

FI (5)：

G11C 29/00 671 B ,  G11C 29/00 603 L ,  H01L 21/66 W ,  G01R 31/28 B ,  G01R 31/28 V

F-Term (17)：

2G032AA07 ,  2G032AB01 ,  2G032AC03 ,  2G032AE10 ,  2G032AK11 ,  2G032AL00 ,  4M106AA01 ,  4M106AB07 ,  4M106CA26 ,  4M106DH53 ,  4M106DJ38 ,  5L106CC04 ,  5L106CC14 ,  5L106CC17 ,  5L106DD03 ,  5L106EE02 ,  5L106GG05