Pat

J-GLOBAL ID：200903074927924209

半導体実装方法およびその実装構造

Inventor： 小野 美智子
Applicant, Patent owner： 株式会社東芝
Agent (1)： 鈴江 武彦 (外6名)
Gazette classification：公開公報
Application number (International application number)：1996230150
Publication number (International publication number)：1998074798
Application date： Aug. 30, 1996
Publication date： Mar. 17, 1998
Summary：

【要約】【課題】封止樹脂を半導体チップと配線基板との狭い間隙にスムーズに注入され、作業性の向上を図ることができる半導体実装方法および実装構造を提供することにある。【解決手段】半導体チップ10をフェースダウンで配線基板11に実装する半導体実装方法において、前記配線基板11上の半導体チップ実装部位に絶縁性の無機フィラー16を供給する第1の工程と、前記配線基板11上の半導体チップ実装部位に半導体チップ10をフェースダウンで搭載する第2の工程と、前記半導体チップ10と配線基板11との間隙に封止樹脂19を充填する第3の工程と、前記封止樹脂19を加熱硬化する第4の工程とを具備することを特徴とする。

Claim (excerpt)：

半導体チップをフェースダウンで配線基板に実装する半導体実装方法において、前記配線基板上の半導体チップ実装部位に絶縁性の無機フィラーを供給する工程と、前記配線基板上の前記無機フィラーが供給された半導体チップ実装部位に半導体チップをフェースダウンで搭載する工程と、前記搭載された半導体チップと前記配線基板との間隙に封止樹脂を充填する工程と、前記充填された封止樹脂を加熱硬化する工程とを具備することを特徴とする半導体実装方法。