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J-GLOBAL ID：200903074931187782
ショットキーゲートFETおよびモノリシック型マイクロ波集積回路装置ならびにその製造方法
Inventor：
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Applicant, Patent owner：
Agent (1)：
深見 久郎 (外3名)
Gazette classification：公開公報
Application number (International application number)：1998030099
Publication number (International publication number)：1999233731
Application date： Feb. 12, 1998
Publication date： Aug. 27, 1999
Summary：
【要約】【課題】 同一基板上に高出力用MESFETと低雑音用MESFETとを集積化したモノリシック型マイクロ波集積回路を提供する。【解決手段】 ポーラスな膜204は、レジストマスク214に対して、逆テーパ状にエッチングされ、アンポーラスな膜202は、レジストマスク214に対して順テーパ状にエッチングされる。2段リセス型MESFETのリセスエッチングにおいて、1回目のリセスエッチングを、アンポーラスな膜とポーラスな膜の積層構造をレジストマスクによりエッチングしたパターン216と、アンポーラスな膜のみをレジストマスクによりエッチング開口したパターン218の2つを用いて行なう。
Claim (excerpt)：
チップ形状に分離された半導体基板上に形成されるモノリシック型マイクロ波集積回路装置であって、前記半導体基板の主表面上に成長されたエピタキシャル層と、前記エピタキシャル層上に形成される少なくとも1つの第1のショットキーゲートFETとを備え、前記第1のショットキーゲートFETは、前記半導体主表面に形成された第1のリセスと、前記第1のリセス内に形成される第1のゲート電極と、前記第1のリセスを挟んで互いに対向するソース領域およびドレイン領域とを含み、前記エピタキシャル層上に形成される少なくとも1つの第2のショットキーゲートFETをさらに備え、前記第2のショットキーゲートFETは、前記半導体主表面に形成された第2のリセスと、前記第2のリセス内に形成される第3のリセスと、前記第3のリセス内に形成される第2のゲート電極と、前記第2のリセスを挟んで互いに対向するソース領域およびドレイン領域とを含み、前記第2のゲート電極は、前記第3のリセスのエッジから前記ゲート電極側面までの距離として、第1の距離を有する、モノリシック型マイクロ波集積回路装置。
IPC (5)：
H01L 27/095
, H01L 29/778
, H01L 21/338
, H01L 29/812
, H03F 3/195
H01L 29/80 E
, H03F 3/195
, H01L 29/80 H
