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J-GLOBAL ID：200903074959328861

半導体集積回路及びその製造方法

Inventor： 金須 則之 ,  田中 幸次 ,  村上 浩一
Applicant, Patent owner： 日産自動車株式会社
Agent (1)： 三好 秀和 (外8名)
Gazette classification：公開公報
Application number (International application number)：1998157904
Publication number (International publication number)：1999354627
Application date： Jun. 05, 1998
Publication date： Dec. 24, 1999
Summary：

【要約】【課題】 高集積密度かつ、出力素子に対するサージ入力が発生した場合にも、その出力素子の周辺回路に対して誤動作を生じないパワーICを提供する。【解決手段】 低抵抗率半導体基板2を用い、この半導体基板2上に高抵抗率半導体層17,14,15,16を形成し、この高抵抗率半導体層17,14,15,16の上部に埋込層24,21,32,34を有している。さらにこの埋込層24,21,32,34の上部にウェル41,31〜35、ウェル32〜35内のベース領域61,62,63,64、電極領域81〜88等を形成したパワーICである。第1の埋込層22をエミッタ、半導体基板2をベース、第2の埋込層21,23をコレクタとする寄生バイポーラトランジスタ221,222の電流増幅率hfeが小さいため、トレンチ分離領域110だけで素子分離できる。

Claim (excerpt)：

第1導電型低抵抗率の半導体基板と、該半導体基板上にトレンチ分離領域で互いに分離して配置された前記半導体基板よりも高い抵抗率の第1及び第2の半導体層と、該第1の半導体層の上部に配置され、前記第1及び第2の半導体層よりも低い抵抗率の第2導電型の第1の埋込層と、該第1の半導体層とは前記トレンチ分離領域で互いに分離して配置され、前記第2の半導体層の上部に配置され、前記第1及び第2の半導体層よりも低い抵抗率の第2導電型の第2の埋込層と、前記第1の埋込層の上部に配置された第1のウェルと、該第1のウェルとは前記トレンチ分離領域で互いに分離して配置され、前記第2の埋込層の上部に配置された第2のウェルと、前記第1のウェルの表面に少なくとも一つの主電極領域を有する第1の半導体素子と、前記第2のウェルの表面に少なくとも一つの主電極領域を有する第2の半導体素子とを少なくとも有する半導体集積回路。

IPC (4)：

H01L 21/76 ,  H01L 21/761 ,  H01L 21/8249 ,  H01L 27/06

FI (3)：

H01L 21/76 L ,  H01L 21/76 J ,  H01L 27/06 321 C