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J-GLOBAL ID：200903075006553902
半導体装置の製造方法
Inventor：
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Applicant, Patent owner：
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Agent (1)：
高橋 敬四郎
Gazette classification：公開公報
Application number (International application number)：1994162434
Publication number (International publication number)：1995078829
Application date： Jul. 14, 1994
Publication date： Mar. 20, 1995
Summary：
【要約】【目的】 高集積度の絶縁ゲート型電界効果トランジスタ(IGFET)を含む半導体装置の製造方法に関し、微細パターンの加工においても、半導体装置の損傷を防止できる半導体装置の製造方法を提供する。【構成】 絶縁ゲート型電界効果トランジスタを含む半導体装置の製造方法であって、半導体基板上にゲート絶縁膜、所定面積で前記ゲート絶縁膜を介して前記半導体基板と対向するゲート電極層、層間絶縁膜、前記ゲート電極層に接続された配線層を形成し、配線層上に導電材料層、レジスト層を形成する。レジスト層をパターニングしてゲート電極の面積に対して約10以上のアンテナ比を有する配線パターンを含むレジストマスクを形成する。レジストマスクをエッチングマスクとして少なくとも導電材料層をプラズマエッチングし、その後レジストマスクを除去し、配線層をプラズマエッチングする。
Claim (excerpt)：
絶縁ゲート型電界効果トランジスタを含む半導体装置の製造方法であって、半導体基板上にゲート絶縁膜、電極層を形成する工程と、前記電極層をパターニングして、所定面積で前記ゲート絶縁膜を介して前記半導体基板と対向するゲート電極層を形成する工程と、前記ゲート電極層を覆う層間絶縁膜を形成する工程と、前記ゲート電極層に接続された配線層を前記層間絶縁膜上に形成する工程と、前記配線層上に導電材料層を形成する工程と、前記導電材料層上にレジスト層を塗布する工程と、前記レジスト層をパターニングして前記ゲート電極層の前記半導体基板と対向する部分の面積に対して約10以上のアンテナ比を有する配線パターンを含むレジストマスクを形成する工程と、前記レジストマスクをエッチングマスクとして少なくとも前記導電材料層をプラズマエッチングする第1エッチング工程と、第1エッチング工程後、前記レジストマスクを除去する除去工程と、除去工程後、少なくともゲート電極層に接続された前記配線層の一部をプラズマエッチングする第2エッチング工程とを含む半導体装置の製造方法。
IPC (4)：
H01L 21/3213
, H01L 21/3065
, H01L 29/78
, H01L 21/336
H01L 21/88 D
, H01L 21/302 J
, H01L 29/78 301 Y
Cited by examiner (5)
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