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J-GLOBAL ID：200903075040578329

II-VI族半導体素子の製法

Inventor： 樋江井 太 ,  池田 昌夫 ,  松元 理
Applicant, Patent owner： ソニー株式会社
Agent (1)： 松隈 秀盛
Gazette classification：公開公報
Application number (International application number)：1993239984
Publication number (International publication number)：1995099211
Application date： Sep. 27, 1993
Publication date： Apr. 11, 1995
Summary：

【要約】【目的】 電極コンタクト層としてZnTe層を用いた場合において、充分に電極のオーミックコンタクトの低減化をはかる。【構成】 基板1上にII-VI族半導体層とこれの上にZnTeによる電極コンタクト層をエピタキシャル成長するII-VI族半導体素子の製法において、電極コンタクト層のエピタキシャル成長工程においてその少なくとも表面層のエピタキシャル成長時における不純物導入を行う不純物供給源11の位置を、それ以前のエピタキシャル成長時における不純物供給源11の位置より基板1側に移動してエピタキシャル成長を行う。

Claim (excerpt)：

基板上にII-VI族半導体層とこれの上にZnTeによる電極コンタクト層をエピタキシャル成長するII-VI族半導体素子の製法において、上記電極コンタクト層のエピタキシャル成長工程においてその少なくとも表面層のエピタキシャル成長時における不純物導入を行う不純物供給源の位置を、それ以前のエピタキシャル成長時における不純物供給源の位置より上記基板側に移動してエピタキシャル成長を行うことを特徴とするII-VI族半導体素子の製法。

IPC (4)：

H01L 21/363 ,  H01L 21/203 ,  H01L 33/00 ,  H01S 3/18