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J-GLOBAL ID：200903075266439461

接合型電界効果トランジスタ及びその製造方法

Inventor： 月野 真治
Applicant, Patent owner： ソニー株式会社
Gazette classification：公開公報
Application number (International application number)：1999282670
Publication number (International publication number)：2001110817
Application date： Oct. 04, 1999
Publication date： Apr. 20, 2001
Summary：

【要約】【課題】 フォトリソグラフィによるパターンニング精度に制限されることなく、ゲート・ソース間容量やゲート・ドレイン間容量を低減し、高周波特性の向上を図る。【解決手段】 化合物半導体基板21上の第1絶縁膜25のゲート活性層26に対応する開口部の内壁に設けられた第2絶縁膜27Aにより、ゲート電極28とゲート活性層26との接続部の面積をゲート活性層26の面積に比較して小さく形成した。このため、ゲート電極28がチャネル活性層26と重なる部分がなくなる。したがって、ゲート電極28と半導体基板21に挟まれた絶縁膜27Aの部分は、従来のようにゲート電極28とチャネル活性層26との間ではなく、同電位となるゲート電極28とゲート活性層26との間に配置されることになり、容量としては機能しないものとなる。

Claim (excerpt)：

半導体基板と、この半導体基板内に設けられたチャネル活性層、ソース活性層、及びドレイン活性層と、前記チャネル活性層内に設けられたゲート活性層と、前記半導体基板の上面に成膜された絶縁膜と、前記絶縁膜を貫通する状態で前記ゲート活性層、ソース活性層、及びドレイン活性層に接続されたゲート電極、ソース電極、及びドレイン電極とを有する接合型電界効果トランジスタにおいて、前記絶縁膜に形成されたゲート電極の取り出し用の開口部をゲート活性層に対して狭い面積で形成することにより、ゲート電極とゲート活性層との接続部の面積をゲート活性層の面積に比較して小さく形成し、ゲート電極と半導体基板に挟まれた絶縁膜の部分を容量として機能しない構造とした、ことを特徴とする接合型電界効果トランジスタ。

IPC (2)：

H01L 21/337 ,  H01L 29/808

F-Term (13)：

5F102GB01 ,  5F102GC01 ,  5F102GD04 ,  5F102GJ05 ,  5F102GQ01 ,  5F102GS04 ,  5F102GV05 ,  5F102HC01 ,  5F102HC05 ,  5F102HC07 ,  5F102HC15 ,  5F102HC18 ,  5F102HC21