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J-GLOBAL ID：200903075407575445

半導体装置の製造方法

Inventor：
萩 公男

About 萩 公男


Applicant, Patent owner：
三菱電機株式会社

About 三菱電機株式会社


Agent (1)： 高田 守
Gazette classification：公開公報
Application number (International application number)：1993076835
Publication number (International publication number)：1994291197
Application date： Apr. 02, 1993
Publication date： Oct. 18, 1994
Summary：
【要約】【目的】 コンタクトホールに充填された導電層(タングステンプラグ)上の上層配線層をエッチングする際バリアメタル層がエッチングされることを防止する半導体装置の製造方法を得る。【構成】 基板21上に形成され下層配線層を有する半導体素子22上に絶縁膜を積層し且つ積層の最上層又は最下層を除く他のいずれかの層をエッチングレートの遅い絶縁膜23bとして積層絶縁膜23を形成する工程と、積層絶縁膜23を異方性エッチングによって下層配線層に達するコンタクトホール24を形成する工程と、コンタクトホール24を含めた表面を等方性エッチングしてコンタクトホールの内壁にエッチングレートの遅い絶縁膜23bで突起37を形成する工程と、コンタクトホール24に導電層26を充填し且つ導電層上部に導電層26を介して下層配線層と電気的に連なる上層配線層25を形成する工程から成る。
Claim (excerpt)：
基板上に形成され下層配線層を有する半導体素子上に絶縁膜を積層し且つ上記積層の最上層又は最下層を除く他のいずれかの層をエッチングレートの遅い絶縁膜として積層絶縁膜を形成する工程と、上記積層絶縁膜を異方性エッチングによって上記下層配線層に達するコンタクトホールを形成する工程と、上記コンタクトホールを含めた表面を等方性エッチングして上記コンタクトホールの内壁に上記エッチングレートの遅い絶縁膜で突起を形成する工程と、上記コンタクトホールに導電層を充填し且つ上記導電層上部に上記導電層を介して上記下層配線層と電気的に連なる上層配線層を形成する工程から成ることを特徴とする半導体装置の製造方法。
IPC (3)：
H01L 21/90 ,  H01L 21/28 301 ,  H01L 21/3205
Patent cited by the Patent：
Cited by examiner (5)
  • 特開昭54-053647
  • 特開平2-142161
  • 特開昭63-262153
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