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J-GLOBAL ID：200903075567247398

薄膜圧電素子の製造方法

Inventor： 原田 憲一 ,  倉垣 丈志 ,  石原 理 ,  佐藤 和彦 ,  工藤 昭吉
Applicant, Patent owner： 三菱電機株式会社
Agent (1)： 早瀬 憲一
Gazette classification：公開公報
Application number (International application number)：1995233065
Publication number (International publication number)：1997083029
Application date： Sep. 11, 1995
Publication date： Mar. 28, 1997
Summary：

【要約】【課題】 化合物半導体基板を用いた場合においても、均一な深さを有する所望の形状を備えた空洞部を制御性よく形成できる薄膜圧電素子の製造方法を提供することを課題とする。【解決手段】 半導体基板1上にエッチングストッパ層8と該エッチングストッパ層8よりもエッチングレートの高い、第1の半導体層9を結晶成長により形成した後、第1の半導体層9上に絶縁膜5を形成し、この絶縁膜5上の所定の領域に第1の電極2,圧電体薄膜3,第2の電極4を順次形成し、上記第1の電極2の近傍の絶縁膜5に開口部5aを設け、該開口部5aより上記第1の半導体層9を上記エッチングストッパ層8に対して選択的にエッチングして、第1の電極2の下部に空洞部6を設けた。

Claim (excerpt)：

半導体基板上にエッチングストッパ層を形成する工程と、該エッチングストッパ層上に、該エッチングストッパ層よりもエッチングレートの高い第1の半導体層を形成する工程と、該第1の半導体層上の所定の領域に第1の電極を形成する工程と、該第1の電極上に圧電体薄膜を形成する工程と、上記圧電体薄膜上に第2の電極を形成する工程と、上記第1の電極と,圧電体薄膜と,第2の電極とが重なる領域の下方の上記第1の半導体層を、上記第1の電極に隣接する領域の上記第1の半導体層の表面側から上記エッチングストッパ層に対して選択的にエッチングして空洞部を形成する工程とを備えたことを特徴とする薄膜圧電素子の製造方法。

IPC (7)：

H01L 41/08 ,  C30B 33/10 ,  H01L 21/3065 ,  H01L 29/84 ,  H01L 41/187 ,  H01L 41/22 ,  H03H 9/17

FI (7)：

H01L 41/08 D ,  C30B 33/10 ,  H01L 29/84 B ,  H03H 9/17 F ,  H01L 21/302 J ,  H01L 41/18 101 C ,  H01L 41/22 Z