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J-GLOBAL ID：200903075585580290
半導体メモリ装置
Inventor：
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Applicant, Patent owner：
Agent (1)：
小鍜治 明 (外2名)
Gazette classification：公開公報
Application number (International application number)：1993295124
Publication number (International publication number)：1994223583
Application date： Nov. 25, 1993
Publication date： Aug. 12, 1994
Summary：
【要約】【目的】 強誘電体を用いた半導体メモリ装置において、ダミーメモリセルキャパシタの初期化を確実に行い、また、消費電力の集中がなく、また、高速読み出し動作を可能とする。【構成】 ビット線BL0と/BL0がセンスアンプSA0に、第1のMOSトランジスタQnのゲートが第1のワード線WL0に、第1の強誘電体キャパシタCs1の第1の電極が第1のQnのソースに、第1のQnのドレインがBL0に、Cs1の第2の電極が第1のプレート電極CP0に、第2のMOSトランジスタQnのゲートが第2のワード線DWL0に、第2の強誘電体キャパシタCd2の第1の電極が第2のQnのソースに、第2のQnのドレインが/BL0に、Cd1の第2の電極が第2のプレート電極DCP0に接続され、第2のQnをオフした後に、DCP0の論理電圧を反転させる。
Claim (excerpt)：
増幅器に第1のビット線と前記第1のビット線と対になった第2のビット線が接続され、第1のMOSトランジスタのゲートが第1のワード線に接続され、第1の強誘電体キャパシタの第1の電極が前記第1のMOSトランジスタのソースに接続され、前記第1のビット線に第1のMOSトランジスタのドレインが接続され、前記第1の強誘電体キャパシタの第2の電極が第1のプレート電極に接続され、第2のMOSトランジスタのゲートが第2のワード線に接続され、第2の強誘電体キャパシタの第1の電極が前記第2のMOSトランジスタのソースに接続され、前記第2のMOSトランジスタのドレインが前記第2のビット線に接続され、前記第2の強誘電体キャパシタの第2の電極が第2のプレート電極に接続されており、前記第2のMOSトランジスタをオフした後に、前記第2のプレート電極の論理電圧を反転することを特徴とする半導体メモリ装置。
Patent cited by the Patent：
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