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J-GLOBAL ID：200903075715531173

半導体記憶装置及び製造方法

Inventor： 目黒 寿孝 ,  角田 弘昭
Applicant, Patent owner： 株式会社東芝
Agent (1)： 鈴江 武彦
Gazette classification：公開公報
Application number (International application number)：1996054724
Publication number (International publication number)：1997246500
Application date： Mar. 12, 1996
Publication date： Sep. 19, 1997
Summary：

【要約】【課題】素子分離領域に影響するような合わせずれが生じてもビット線コンタクト配線による基板へのジャンクションリークや素子間耐圧低下を防ぐ。【解決手段】素子分離領域の埋め込み材に使用されるシリコン酸化膜105 とこのシリコン窒化膜106 は、溝部104 に残存させるようにしたエッチバックにより自己整合的に形成されるので被覆の働きをするシリコン窒化膜106 の素子分離領域(シリコン酸化膜105 )に対しての合わせずれがない。シリコン窒化膜106 はビット線コンタクトの開口時、合わせずれが生じても素子分離領域がエッチングされないようなストッパとなる。

Claim (excerpt)：

半導体基板と、前記半導体基板上に複数配列されたトランジスタのゲート電極部材と、前記ゲート電極部材間の前記基板内に及ぶ溝と、前記溝に自己整合的に埋め込まれた素子分離領域としての第1の絶縁膜及びこの第1の絶縁膜上の第2の絶縁膜と、前記トランジスタの電流通路の一端に接続されるデータ伝送用の配線のコンタクト部とを具備し、前記コンタクト部配列間の前記素子分離領域における前記第1の絶縁膜上の第2の絶縁膜が前記コンタクト部の形成の際のエッチング防止層となることを特徴とする半導体記憶装置。

IPC (4)：

H01L 27/115 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (2)：

H01L 27/10 434 ,  H01L 29/78 371

Patent cited by the Patent：

Cited by applicant (3)

• 特開昭62-163376
  
• 特開平2-015650
  
• 特開昭62-190847
  

Cited by examiner (3)

• 特開昭62-163376
  
• 特開平2-015650
  
• 特開昭62-190847