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J-GLOBAL ID：200903075795973040

半導体装置およびその製造方法

Inventor：
森 日出樹

About 森 日出樹

, 
篠原 衛

About 篠原 衛

, 
岡 修一

About 岡 修一


Applicant, Patent owner：
ソニー株式会社

About ソニー株式会社


Agent (1)： 佐藤 隆久
Gazette classification：公開公報
Application number (International application number)：1998231952
Publication number (International publication number)：2000068500
Application date： Aug. 18, 1998
Publication date： Mar. 03, 2000
Summary：
【要約】【課題】ドリフト領域の抵抗が低減され、電流駆動能力が改善された高耐圧・高速動作の半導体装置およびその製造方法を提供する。【解決手段】p型基板1とn型エピタキシャル層2と絶縁膜10が積層され、n型エピタキシャル層2の表層に形成されたpウェル3およびnウェル4と、pウェル3の表層に形成されたn+ 型ソース領域6と、nウェル4の表面領域にpウェル3と素子分離層(LOCOS)5を介して形成されたn+ 型ドレイン領域8と、ソース領域6、pウェル3およびnウェル4の上部に形成されたゲート電極9を有する半導体装置において、ゲート電極9はpウェル3とnウェル4との接合面から2μm以上、nウェル4を被覆するように形成されている半導体装置およびその製造方法。
Claim (excerpt)：
第1導電型半導体基板と、該第1導電型半導体基板上に形成された第2導電型半導体層と、該第2導電型半導体層上に形成された絶縁膜と、前記第2導電型半導体層の表面領域に形成された第1導電型不純物拡散層と、該第1導電型不純物拡散層の表面領域に形成された第2導電型ソース領域と、前記第2導電型半導体層の表面領域に、前記第1導電型不純物拡散層と所定の間隔をあけて形成された第2導電型ドレイン領域と、前記第2導電型ソース領域と前記第2導電型ドレイン領域との間の前記第2導電型半導体層の表面領域に形成された、絶縁物からなる素子分離層と、前記第2導電型ソース領域、前記第1導電型不純物拡散層および前記第2導電型半導体層の上部に前記素子分離層を介して形成された、導電体からなるゲート電極とを少なくとも有する半導体装置において、前記ゲート電極は、前記第2導電型半導体層を、前記第1導電型不純物拡散層と前記第2導電型半導体層との接合面から、少なくとも2μm離れた領域まで被覆するように形成されている半導体装置。
F-Term (17)：
5F040DA00 ,  5F040DA01 ,  5F040DA05 ,  5F040DA22 ,  5F040EB01 ,  5F040EC07 ,  5F040EC19 ,  5F040EF18 ,  5F040EH01 ,  5F040EH02 ,  5F040EH05 ,  5F040EJ02 ,  5F040EJ03 ,  5F040EK00 ,  5F040EK01 ,  5F040EM01 ,  5F040FC05
Patent cited by the Patent：
Cited by examiner (3)

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