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J-GLOBAL ID：200903075823940896

半導体装置の製造方法

Inventor： 深沢 正永 ,  門村 新吾
Applicant, Patent owner： ソニー株式会社
Gazette classification：公開公報
Application number (International application number)：1997229403
Publication number (International publication number)：1999067909
Application date： Aug. 26, 1997
Publication date： Mar. 09, 1999
Summary：

【要約】【課題】 層間膜として有機系低誘電率膜を用いた場合、この層間膜におけるエッチング不良を防止できる半導体装置の製造方法を提供する。【解決手段】 本発明の半導体装置の製造方法は、半導体基板の上方に少なくとも有機系低誘電率膜12を含む層間膜を形成する工程と、この有機系低誘電率膜12のエッチングを終点直前までO2 系のガスを用いて行い、該有機系低誘電率膜12の残りの部分のオーバーエッチングをフォーミングガスを用いて行うことにより、該有機系低誘電率膜12にビアホールの少なくとも一部を形成する工程と、を具備することを特徴とする。これにより、有機系低誘電率膜12にボーイング形状等のエッチング不良が生じることがない。

Claim (excerpt)：

半導体基板の上方に少なくとも有機系低誘電率膜を含む層間膜を形成する工程と、この有機系低誘電率膜をフォーミングガスを用いてエッチングすることにより、該有機系低誘電率膜に接続孔の少なくとも一部又は溝の少なくとも一部を形成する工程と、を具備することを特徴とする半導体装置の製造方法。

IPC (3)：

H01L 21/768 ,  H01L 21/3065 ,  H01L 21/312

FI (4)：

H01L 21/90 S ,  H01L 21/312 N ,  H01L 21/302 J ,  H01L 21/90 V

Patent cited by the Patent：

Cited by applicant (2)

• 特開昭60-170238
  
• 特開昭58-087824
  

Cited by examiner (2)

• 特開昭60-170238
  
• 特開昭58-087824
  

Article cited by the Patent：

Cited by applicant (1)

• Transition in the post-etch wafer-cleaning market and technologies