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J-GLOBAL ID：200903075889439888

半導体装置及びその製造方法

Inventor： 助川 孝江
Applicant, Patent owner： 富士通株式会社
Agent (1)： 岡本 啓三
Gazette classification：公開公報
Application number (International application number)：2001055407
Publication number (International publication number)：2002261274
Application date： Feb. 28, 2001
Publication date： Sep. 13, 2002
Summary：

【要約】【課題】 SiGeを用いたゲート電極上の金属シリサイド層が低抵抗相の単一相で形成され、かつ凝集が起こらないで形成される半導体装置を提供することを目的とする。【解決手段】 トランジスタのゲート電極19が、トランジスタのゲート絶縁膜12上に形成された下部シリコン膜14と、下部シリコン膜14上に形成されたSiGe膜16と、SiGe膜16の上方に形成された上部シリコン膜18と、上部シリコン膜18の表面側のシリコンと金属膜とが反応して形成された金属シリサイド層30とを有し、金属シリサイド層30が形成される前に、上部シリコン膜18の表面のGe濃度が、金属シリサイド層30が低抵抗相のみの単一相からなり、かつ金属シリサイド層30の凝集に起因した局所的な上部シリコン膜18の露出が起こらないような濃度に調整されていることを特徴とする。

Claim (excerpt)：

絶縁ゲート型の電界効果トランジスタを備えた半導体装置であって、前記トランジスタのゲート電極が、前記トランジスタのゲート絶縁膜上に形成された下部シリコン膜と、前記下部シリコン膜上に形成された、Si<SB>1-X</SB>Ge<SB>x</SB>(1<X<0)で表されるシリコンゲルマニウム(SiGe)膜と、前記SiGe膜の上方に形成された上部シリコン膜と、前記上部シリコン膜の表面側のシリコンと金属膜とが反応して形成された金属シリサイド層とを有し、前記金属シリサイド層が形成される前に、前記上部シリコン膜の表面のGe濃度が、前記金属シリサイド層が低抵抗相のみの単一相からなり、かつ、前記金属シリサイド層の凝集に起因した局所的な前記上部シリコン膜の露出が起こらないような濃度に調整されていることを特徴とする半導体装置。

IPC (2)：

H01L 29/78 ,  H01L 29/43

FI (2)：

H01L 29/78 301 G ,  H01L 29/62 G

F-Term (50)：

4M104AA01 ,  4M104BB01 ,  4M104BB37 ,  4M104BB38 ,  4M104CC05 ,  4M104DD80 ,  4M104DD84 ,  4M104FF13 ,  4M104GG09 ,  4M104GG10 ,  5F140AA01 ,  5F140AA06 ,  5F140AB03 ,  5F140BA01 ,  5F140BE07 ,  5F140BF04 ,  5F140BF14 ,  5F140BF22 ,  5F140BF23 ,  5F140BF24 ,  5F140BF28 ,  5F140BF32 ,  5F140BF33 ,  5F140BF34 ,  5F140BF35 ,  5F140BF37 ,  5F140BF38 ,  5F140BG12 ,  5F140BG26 ,  5F140BG28 ,  5F140BG30 ,  5F140BG34 ,  5F140BG38 ,  5F140BG44 ,  5F140BG45 ,  5F140BG52 ,  5F140BG53 ,  5F140BG56 ,  5F140BH14 ,  5F140BJ01 ,  5F140BJ08 ,  5F140BK02 ,  5F140BK13 ,  5F140BK21 ,  5F140BK29 ,  5F140BK34 ,  5F140BK38 ,  5F140BK39 ,  5F140CB04 ,  5F140CF04