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J-GLOBAL ID：200903075897687629

半導体素子

Inventor： 大西 泰彦 ,  岩本 進 ,  佐藤 高広 ,  永岡 達司
Applicant, Patent owner： 富士電機ホールディングス株式会社
Agent (1)： 篠部 正治
Gazette classification：公開公報
Application number (International application number)：2003074951
Publication number (International publication number)：2004072068
Application date： Mar. 19, 2003
Publication date： Mar. 04, 2004
Summary：

【課題】並列pn層を有し、耐圧とオン抵抗とのトレードオフ関係を大幅に改善する超接合半導体素子において、アバランシェ耐量の向上を図る。【解決手段】並列pn構造のn型ドリフト領域1とp型仕切り領域2との、領域幅或いは不純物濃度を制御して、表面側におけるp型仕切り領域2の不純物量を隣接するn型ドリフト領域1の不純物量より多くし、裏面側におけるp型仕切り領域2の不純物量を隣接するn型ドリフト領域1の不純物量より少なくする。これにより、並列pn構造部での電界分布が改善されて、アバランシェ降伏時の動作抵抗が正性抵抗となり、アバランシェ破壊耐量を向上させることが可能となる。【選択図】 図1

Claim (excerpt)：

第1と第2の主面と、第1と第2の主面にそれぞれ設けられた主電極と、第1と第2の主面間に第1導電型低抵抗層と、第1導電型領域と第2導電型領域とを交互に配置した並列pn層とを備える半導体素子において、第1主面側における前記第2導電型領域の不純物濃度が隣接する第1導電型領域の不純物濃度より高く、第2主面側における前記第2導電型領域の不純物濃度が隣接する第1導電型領域の不純物濃度より低いことを特徴とする半導体素子。

IPC (1)：

H01L29/78

FI (2)：

H01L29/78 652H ,  H01L29/78 655B

Patent cited by the Patent：

Cited by examiner (1)

• 半導体装置
  Gazette classification：公開公報   Application number：特願2000-132252   Applicant：富士電機株式会社