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J-GLOBAL ID：200903076029443361
掛算回路
Inventor：
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Applicant, Patent owner：
Agent (1)：
鈴江 武彦
Gazette classification：公開公報
Application number (International application number)：1992028077
Publication number (International publication number)：1993102737
Application date： Feb. 14, 1992
Publication date： Apr. 23, 1993
Summary：
【要約】【目的】 線形範囲が広く、トランジスタの寄生容量による高周波側での同相除去比の低下を防止できるとともに、二つの入力端子対間の回り込みを少なくできる掛算回路を提供することを目的とする。【構成】 入力端子対LO1,LO2に入力される信号を増幅し、この入力信号に対する両出力が互いに打ち消されるように接続された第1および第2の差動増幅回路1〜4の共通エミッタ端子と、入力端子対MO1,MO2に入力される信号を増幅する直流オフセットが与えられた複数の第3の差動増幅回路5〜8の出力端子対との間に、エミッタ面積の小さいベース接地トランジスタ13,14を挿入してなる掛算回路。
Claim (excerpt)：
第1の入力信号を入力とし、出力端子対と共通エミッタ端子をそれぞれ有する第1および第2の差動増幅回路と、第1および第2の差動増幅回路の出力端子対を第1の入力信号に対する第1および第2の差動増幅回路の出力が互いに打ち消されるように接続すると共に、第1および第2の差動増幅回路の出力の差を出力信号として取り出す出力手段と、ベースが交流的に接地され、コレクタが第1および第2の差動増幅回路のそれぞれの共通エミッタ端子に接続された第1および第2のベース接地トランジスタと、第2の入力信号を入力とし、それぞれの出力端子対が第1および第2のベース接地トランジスタのエミッタに共通に接続され、所定の直流オフセットが付与された複数の第3の差動増幅回路とを具備すること特徴とする掛算回路。
IPC (2)：
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