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J-GLOBAL ID：200903076101195530

半導体集積回路装置の製造方法および半導体集積回路装置

Inventor： 朝倉 久雄 ,  浅野 勇 ,  只木 ▲芳▼▲隆▼
Applicant, Patent owner： 株式会社日立製作所
Agent (1)： 筒井 大和
Gazette classification：公開公報
Application number (International application number)：1997169721
Publication number (International publication number)：1999017141
Application date： Jun. 26, 1997
Publication date： Jan. 22, 1999
Summary：

【要約】【課題】 DRAMを構成するMISトランジスタのゲート電極において多結晶シリコン膜上にシリサイドまたは金属からなる導体膜を積み重ねる構造において、MISトランジスタのゲート絶縁膜の信頼性を損なうことなく、MISトランジスタのしきい電圧設定のための不純物濃度の面内均一性を向上させる。【解決手段】 DRAMを構成するメモリセル選択用MOS・FETQおよび他のMOS・FETQn, Qpのしきい値調整用の不純物を、ゲート電極5g, 8g, 10g形成用のポリシリコン膜を堆積した後であり、かつ、ゲート電極5g, 8g, 10g形成用の金属膜を堆積する前に導入する。

Claim (excerpt)：

メモリセル選択用MISトランジスタとこれに直列に接続された情報蓄積用容量素子とで構成されるDRAMを半導体基板上に有する半導体集積回路装置の製造方法であって、(a)前記半導体基板の上部に分離領域を形成する工程と、(b)前記半導体基板上にゲート絶縁膜を形成する工程と、(c)前記ゲート絶縁膜の形成工程後の半導体基板上にゲート電極形成用の多結晶シリコン膜を堆積する工程と、(d)前記ゲート電極形成用の多結晶シリコン膜を堆積した後、前記ゲート電極形成用の多結晶シリコン膜を介して、前記半導体基板におけるMISトランジスタのチャネル形成領域に、各々のMISトランジスタに適した所定の導電形の不純物を導入する工程と、(e)前記所定の導電形の不純物導入工程の後、前記ゲート電極形成用の多結晶シリコン膜上に、ゲート電極形成用のシリサイドまたは金属からなる導体膜を形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。

IPC (6)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 21/8234 ,  H01L 27/088 ,  H01L 29/78 ,  H01L 21/336

FI (5)：

H01L 27/10 621 C ,  H01L 27/08 102 H ,  H01L 27/10 681 F ,  H01L 29/78 301 P ,  H01L 29/78 301 H