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J-GLOBAL ID：200903076172645714

負荷短絡保護回路

Inventor： 田中 信昭
Applicant, Patent owner： 富士通株式会社
Agent (1)： 服部 毅巖
Gazette classification：公開公報
Application number (International application number)：1994273299
Publication number (International publication number)：1996140273
Application date： Nov. 08, 1994
Publication date： May. 31, 1996
Summary：

【要約】【目的】 バッテリと負荷との間に過放電防止用のFETが挿入された電源回路の負荷短絡保護回路に関し、バッテリ給電ラインに短絡障害が発生した場合に過放電防止用FETの保護を図ることを目的とする。【構成】 電圧値出力手段(R3,D1)が、負荷RL に流れる電流量に応じた電圧値をトランジスタQ2 のベース端子に出力する。この電圧値を受けたトランジスタQ2 は、この電圧値に応じてFETQ1 の導通を制御して、負荷電流量の増大に伴い、FETQ1 が非導通状態になるようにする。詳しくは、負荷電流値が増大して、トランジスタQ2 のベース端子に供給される電圧値出力手段(R3,D1)からの電圧値が増大すると、トランジスタQ2 が導通状態になり、これにより、抵抗R1 での電圧降下が増大する。したがって、FETQ1 のゲート・ドレイン間の電圧が低下してFETQ1 が非導通状態になる。

Claim (excerpt)：

バッテリと負荷との間に挿入された過放電防止用のFETを負荷短絡による破損から保護する負荷短絡保護回路において、前記負荷に流れる電流量に応じた電圧値を出力する電圧値出力手段と、前記電圧値出力手段から出力された電圧値に基づいて、前記FETの導通を制御する制御トランジスタと、を有することを特徴とする負荷短絡保護回路。

IPC (4)：

H02J 7/00 ,  H02J 7/00 302 ,  G05F 1/56 320 ,  H02H 7/00