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J-GLOBAL ID：200903076227183260

半導体集積回路装置の製造方法

Inventor： 金光 賢司 ,  青柳 隆 ,  白須 辰美
Applicant, Patent owner： 株式会社日立製作所
Agent (1)： 筒井 大和
Gazette classification：公開公報
Application number (International application number)：1999229653
Publication number (International publication number)：2001053274
Application date： Aug. 16, 1999
Publication date： Feb. 23, 2001
Summary：

【要約】【課題】 素子分離溝の形状に依存するMISFETのしきい値電圧の低下を抑制する。【解決手段】 MISFETのしきい値電圧を調整するための不純物を基板1に導入するに際して、斜めイオン注入法を用いることにより、活性領域の肩部の基板1表面にも活性領域の平坦部とほぼ同量の不純物を導入し、活性領域の肩部におけるサブチャネルの形成を抑制する。

Claim (excerpt)：

以下の工程を含む半導体集積回路装置の製造方法;(a)半導体基板の主面の素子分離領域に溝を形成した後、前記溝の内部および前記半導体基板上に絶縁膜を形成する工程、(b)前記溝の外部の前記絶縁膜を化学機械研磨法で除去し、前記溝の内部に前記絶縁膜を残すことにより、前記素子分離領域に素子分離溝を形成する工程、(c)前記素子分離溝が形成された前記半導体基板の主面に、MISFETのしきい値電圧を調整するための第1の不純物を斜めイオン注入法によって導入する工程、(d)前記素子分離領域によって周囲を規定された前記半導体基板の主面の活性領域にMISFETを形成する工程。

IPC (3)：

H01L 29/78 ,  H01L 27/108 ,  H01L 21/8242

FI (2)：

H01L 29/78 301 R ,  H01L 27/10 671 Z

F-Term (26)：

5F040DA00 ,  5F040DA06 ,  5F040DC01 ,  5F040EA08 ,  5F040EC07 ,  5F040EC12 ,  5F040EK01 ,  5F040EK05 ,  5F040FC00 ,  5F040FC02 ,  5F040FC10 ,  5F040FC13 ,  5F083AD00 ,  5F083GA30 ,  5F083NA01 ,  5F083PR03 ,  5F083PR12 ,  5F083PR37 ,  5F083PR38 ,  5F083PR40 ,  5F083PR43 ,  5F083PR45 ,  5F083PR46 ,  5F083PR53 ,  5F083PR55 ,  5F083PR56