Pat

J-GLOBAL ID：200903076320097829

半導体装置及びその製造方法

Inventor： 榊原 純 ,  望月 康広 ,  浅井 昭喜 ,  鶴田 和弘
Applicant, Patent owner： 日本電装株式会社
Agent (1)： 伊藤 洋二
Gazette classification：公開公報
Application number (International application number)：1994117824
Publication number (International publication number)：1996018054
Application date： May. 31, 1994
Publication date： Jan. 19, 1996
Summary：

【要約】【目的】 半導体基板貼り合わせ法により形成されるSOI構造基板のSOI端部の形状を改善し、チャネル端部での電界集中を防止し、性能及び信頼性の高い半導体装置を実現する。【構成】 半導体基板の貼り合わせ後、一方の半導体基板表面を研磨処理し、その後、研磨ダメージを除去するために犠牲酸化膜の形成除去を行うと、図1に示すようにSOI層2が素子間分離領域をなすシリコン酸化膜3aの表面より突出して形成される。ここで、SOI層2の形状を図のようにテーパ形状とすることによりチャネル端部での電界集中を防止することができる。

Claim (excerpt)：

半導体基板上に誘電体層を介し、かつ周囲が誘電体層にて絶縁分離された島状の単結晶半導体層を形成するとともに、その単結晶半導体層にソース、ドレインを形成し、さらにその上にゲート絶縁膜を介しゲート電極を形成して構成された絶縁ゲート型電界効果トランジスタを有してなる半導体装置において、前記単結晶半導体層の最表面が周囲の素子間分離領域をなす誘電体層表面よりも上方に位置して形成されたものであって、前記単結晶半導体層の最表面幅Wが前記素子間分離領域面位幅W’に対しW≦W’の関係を有して形成されていることを特徴とする半導体装置。

IPC (4)：

H01L 29/786 ,  H01L 21/762 ,  H01L 27/12 ,  H01L 21/336

FI (3)：

H01L 29/78 311 R ,  H01L 21/76 D ,  H01L 29/78 311 Y