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J-GLOBAL ID：200903076530210954

不揮発性半導体記憶装置の製造方法

Inventor： 奥田 寧
Applicant, Patent owner： 松下電子工業株式会社
Agent (1)： 前田 弘 (外2名)
Gazette classification：公開公報
Application number (International application number)：1997064261
Publication number (International publication number)：1998261773
Application date： Mar. 18, 1997
Publication date： Sep. 29, 1998
Summary：

【要約】【課題】 周辺回路に電気特性や素子分離耐圧が良好なMISFETを備えた不揮発性半導体記憶装置の製造方法を提供する。【解決手段】 MISFET形成領域R1n〜R2pを第1導体膜40で覆ったままで、メモリセル領域Rmcにおいて制御ゲート電極47,容量絶縁膜43,44及び浮遊ゲート電極48を形成する。その後、MISFET形成領域R1n〜R2pにおいて、第2導体膜45を全て除去した後、第1導体膜40をパターニングして、MISFETのゲート電極を形成する。不揮発性メモリセルの各要素を加工している間、MISFET形成領域R1n〜R2pを第1導体膜40で覆っているので、半導体基板表面のダメージの発生による電気特性の悪化や素子分離2の膜減りによる素子分離耐圧の劣化を防止することができる。

Claim (excerpt)：

トンネル絶縁膜と浮遊ゲート電極と制御ゲート電極とにより構成されるメモリトランジスタを少なくとも有する不揮発性メモリセルと、MISFETとを共通の半導体基板上に備えている半導体装置の製造方法であって、半導体基板の上面付近の領域に素子分離を形成して、上記半導体基板の上面付近の領域を少なくともMISFET形成領域とメモリセル形成領域とに分離するとともに、上記MISFET形成領域及びメモリセル形成領域の半導体基板内に、上記MISFET及びメモリトランジスタのしきい値制御用不純物を導入する第1の工程と、上記MISFET形成領域の上記半導体基板の上にゲート絶縁膜を形成する第2の工程と、上記メモリセル形成領域の上記半導体基板の上にトンネル絶縁膜を形成する第3の工程と、上記第3の工程の後に、基板の全面上にわたって第1導体膜を形成する第4の工程と、上記MISFET形成領域の上記第1導体膜は残存させながら、上記メモリセル形成領域の上記第1導体膜を選択的に除去することにより、上記浮遊ゲート電極となる部分を少なくとも含む上記第1導体膜を残存させる第5の工程と、上記第4の工程の後に、基板上の全面にわたって少なくとも1層の誘電体膜からなる容量絶縁膜を形成する第6の工程と、上記半導体基板上の全面にわたって第2導体膜を形成する第7の工程と、上記メモリセル形成領域の少なくとも上記第2導体膜と上記容量絶縁膜とを選択的に順次除去することにより、上記第2導体膜からなる上記不揮発性メモリセルの制御ゲート電極を形成する第8の工程と、上記MISFET形成領域の上記第2導体膜を全て除去する第9の工程と、上記MISFET形成領域の上記第1導体膜を選択的に除去することによって、上記第1導体膜からなる上記MISFETのゲート電極を形成する第10の工程と、上記MISFET形成領域及び上記メモリセル形成領域の上記各ゲート電極をマスクとして半導体基板内に不純物を導入して上記MISFET及びメモリトランジスタのソース・ドレイン拡散層をそれぞれ形成する第11の工程とを備えていることを特徴とする不揮発性半導体記憶装置の製造方法。

IPC (7)：

H01L 27/115 ,  H01L 21/8234 ,  H01L 27/088 ,  H01L 27/10 481 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (4)：

H01L 27/10 434 ,  H01L 27/10 481 ,  H01L 27/08 102 C ,  H01L 29/78 371