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J-GLOBAL ID：200903076600558635

テスト容易化論理合成システムおよびテスト容易化回路

Inventor： 中田 恒夫
Applicant, Patent owner： 富士通株式会社
Agent (1)： 井桁 貞一
Gazette classification：公開公報
Application number (International application number)：1993043077
Publication number (International publication number)：1994259500
Application date： Mar. 04, 1993
Publication date： Sep. 16, 1994
Summary：

【要約】【目的】状態遷移記述から回路を生成する論理合成システムに関し、無定義状態をなくすことにより、遷移故障モデルによるテストパターンを用いた試験における真の故障検出率を高めることを目的とする。【構成】同期式順序回路の状態遷移記述を解析して、記述に定義された状態を記憶素子に割り付けたときに現れるはずの、記述に定義された状態に対応しない状態(無定義状態)の数を算出し、それに相当する数の状態を異常状態として定義し、記述の未使用出力パターンを検出し、異常状態の出力として未使用出力パターンを割り当てるように記述を付加する無定義状態防止手段5を設ける。

Claim (excerpt)：

状態割り付け手段(2)と、論理式最適化手段(3)と、テクノロジデータ(140 )と、テクノロジマッピング手段(4)を備え、同期式順序回路の状態遷移記述データ(100 )を入力とし、実装データ(110)を出力とする論理合成システムにおいて、無定義状態防止手段(5)を設け、無定義状態防止手段(5)は、状態遷移記述データ(100 )を解析して、記述に定義された状態を記憶素子に割り付けたときに現れるはずの、記述に定義された状態に対応しない無定義状態の数を算出し、それに相当する数の状態を異常状態として定義し、記述の未使用出力パターンを検出し、異常状態の出力として未使用出力パターンを割り当てるように記述を付加することを特徴とするテスト容易化論理合成システム(10)。

IPC (2)：

G06F 15/60 360 ,  G01R 31/28