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J-GLOBAL ID：200903076605999656

ダイナミツク型半導体記憶装置

Inventor： 大脇 幸人 ,  加藤 大輔 ,  高島 大三郎
Applicant, Patent owner： 株式会社東芝
Agent (1)： 鈴江 武彦
Gazette classification：公開公報
Application number (International application number)：1991161899
Publication number (International publication number)：1993012866
Application date： Jul. 02, 1991
Publication date： Jan. 22, 1993
Summary：

【要約】【目的】トランスファゲートMOSトランジスタのしきい値電圧を低くし、TDDB寿命を改善することを可能としたDRAMを提供することを目的とする。【構成】ビット対線BL,/BLとワード線WL、およびこれらの交差部に配列されたメモリセルMCを有するメモリセルアレイと、ワード線を選択するためのデコーダ3と、選択されたワード線に“H”レベル電位を与え非選択ワード線に“L”レベル電位を与えるワード線駆動回路2と、ビット線に接続されてメモリセルから読み出された信号電圧を増幅するビット線センスアンプ1とを有するDRAMにおいて、出力端子N1 が活性化されたビット線センスアンプ1を介して“L”レベル側のビット線に接続されて、ワード線の“L”レベル電位より高い“L”レベル電位を発生するビット線“L”レベル電位発生回路4を備えた。

Claim (excerpt)：

互いに交差して配設されたビット線とワード線、およびこれらの交差部に配列形成されたMOSトランジスタとキャパシタからなるダイナミック型メモリセルを有するメモリセルアレイと、前記ワード線を選択するためのデコーダと、前記デコーダにより選択されたワード線に“H”レベル電位を与え、非選択のワード線に“L”レベル電位を与えるワード線駆動回路と、前記ビット線に接続されて前記メモリセルから読み出された信号電圧を増幅するビット線センスアンプと、出力端子が活性化された前記ビット線センスアンプを介して“L”レベル側のビット線に接続される、前記ワード線の“L”レベル電位より高い“L”レベル電位を発生するビット線“L”レベル電位発生回路と、を備えたことを特徴とするダイナミック型半導体記憶装置。

IPC (2)：

G11C 11/407 ,  H01L 27/108

FI (2)：

G11C 11/34 354 D ,  H01L 27/10 325 V

Patent cited by the Patent：

Cited by examiner (4)

• 特開昭60-191499
  
• 特開平2-246089
  
• 特開平2-005290
  
• 特開平2-246516