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J-GLOBAL ID：200903076683504086

半導体構造を形成する方法および強誘電体メモリセル

Inventor： シェン テン スー ,  ジェー ジェー リー ,  チン-チャン ペン
Applicant, Patent owner： シャープ株式会社 ,  シャープ・マイクロエレクトロニクス・テクノロジー・インコーポレイテッド
Agent (1)： 山本 秀策
Gazette classification：公開公報
Application number (International application number)：1998053968
Publication number (International publication number)：1998294389
Application date： Mar. 05, 1998
Publication date： Nov. 04, 1998
Summary：

【要約】【課題】 強誘電体メモリ(FEM)ゲートユニットを含む半導体構造を提供する。【解決手段】 本発明の半導体構造は、基板30と、基板30上に形成される第1型の導電性チャネル38、42および第2型の導電性チャネル40と、チャネル領域40上に形成されるFEMゲートユニット44とを備えている。FEMゲートユニット44は、下側金属層46と、FE層48と、上側金属層50とを備えている。下側金属層46とチャネル領域40との間に、導電性チャネル前駆体52が形成されている。

Claim (excerpt)：

単結晶シリコン基板上に強誘電体メモリ(FEM)ゲートユニットを有する半導体構造を形成する方法であって、該FEMゲートユニットのためのシリコン素子領域を形成する工程と、該シリコン素子領域にドーピング不純物を注入することにより、ソース接合領域およびドレイン接合領域として用いられる第1型の導電性チャネルを形成する工程と、エッチングによって該素子領域周囲の絶縁性境界を形成する工程と、該ソース接合領域と該ドレイン接合領域との間に、該シリコン素子領域上の該FEMゲートユニットのためのゲート接合領域を形成する工程と、該ゲート接合領域上に導電性チャネル前駆体層を形成する工程と、該ゲート接合領域上にFEMゲートユニットを堆積する工程であって、下側金属層、FE層および上側金属層を堆積することを含む、工程と、を含む、半導体構造を形成する方法であって、該FEMゲートユニットのどのエッジも、該ソース接合領域および該ドレイン接合領域のエッジから距離「D」だけ離れているように、該FEMゲートユニットが該ゲート接合領域でサイズ決めされ、該「D」が約50nm〜約300nmの範囲である、半導体構造を形成する方法。

IPC (5)：

H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  G11C 11/22 ,  H01L 27/10 451

FI (3)：

H01L 29/78 371 ,  G11C 11/22 ,  H01L 27/10 451

Patent cited by the Patent：

Cited by examiner (3)

• 不揮発性半導体記憶装置
  Gazette classification：公開公報   Application number：特願平3-323930   Applicant：ローム株式会社
• 特開平4-256361
  
• 不揮発性メモリセル
  Gazette classification：公開公報   Application number：特願平3-335926   Applicant：ティーディーケイ株式会社