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J-GLOBAL ID：200903076781568076

半導体装置およびその製造方法

Inventor： 中山 喜明 ,  村瀬 保 ,  水野 祥司 ,  前田 浩 ,  飯田 眞喜男
Applicant, Patent owner： 株式会社デンソー
Agent (1)： 伊藤 洋二
Gazette classification：公開公報
Application number (International application number)：1995297148
Publication number (International publication number)：1997139438
Application date： Nov. 15, 1995
Publication date： May. 27, 1997
Summary：

【要約】【目的】 表面電界緩和型LDMOSにおいて、ドレインに逆起電圧が印加された場合でも、チャネル形成部分での素子破壊を防止する。【構成】 N型基板1にPウェル16とNウェル2の2重ウェルを形成し、さらにソース電極10とN型基板1とを同電位にしている。なお、Nウェル2のドリフト領域は、いわゆるRESURF条件を満たすようなドーパント濃度が設定されており、このような構造により高耐圧、低オン抵抗の効果を得ることができる。さらに、ドレイン電極11に逆起電圧が印加された場合でも、Nウェル2、Pウェル16およびN型基板1にて寄生バイポーラトランジスタが形成され、これにより基板方向に電流経路が形成されるため、逆起電圧印加時のチャネル形成部分の素子破壊を防止することができる。

Claim (excerpt)：

第1導電型の半導体層に、第2導電型の第1ウェルが形成されるとともにこの第1ウェル内に第1ウェルよりも浅く第1導電型の第2ウェルが形成されており、前記第2ウェル内にソース領域、チャネル領域およびドレイン領域が形成され、さらに前記チャネル領域上にゲート電極が形成されて、前記第2ウェルをドリフト領域とした表面電界緩和型のMOSトランジスタが構成されてなる半導体装置であって、前記MOSトランジスタを非作動状態とする電圧が前記ゲート電極に印加され前記ドレイン領域に所定電圧以上の高電圧が印加された時に、前記第2ウェルから前記第1ウェルおよび前記半導体層を介して電流経路が形成されることを特徴とする半導体装置。

IPC (5)：

H01L 21/8249 ,  H01L 27/06 ,  H01L 27/04 ,  H01L 21/822 ,  H01L 29/78

FI (3)：

H01L 27/06 321 E ,  H01L 27/04 H ,  H01L 29/78 301 K

Patent cited by the Patent：

Cited by examiner (2)

• 特開昭59-119864
  
• 特開昭58-016572