Pat

J-GLOBAL ID：200903076993325815

半導体装置の製造方法

Inventor： 東 賢一
Applicant, Patent owner： シャープ株式会社
Agent (1)： 梅田 勝
Gazette classification：公開公報
Application number (International application number)：1993012422
Publication number (International publication number)：1994224379
Application date： Jan. 28, 1993
Publication date： Aug. 12, 1994
Summary：

【要約】【目的】 CMOSトランジスタのゲート電極に、N型、及び、P型のドーピングを、工程の増加を抑えつつ、可能とする半導体装置の製造方法を提供すること。【構成】 P型半導体基板1上に、Nウェル2と、Pウェル3と、ゲート酸化膜5と、ポリシリコン膜6と、酸化膜7と、窒化シリコン膜8とを形成し、その後PMOS領域をおおうようにレジストパターン9を形成する工程と、レジストパターン9をマスクとしてエッチングを行い、ポリシリコン膜6を露出し、PSG10を全面に堆積、熱拡散してN型ポリシリコン領域11を形成する工程と、選択酸化を行い、酸化膜12を形成する工程と、窒化シリコン膜を除去し、酸化膜12をマスクとして、ボロンイオンを注入により、P型ポリシリコン領域13を形成する工程と、ゲート電極に加工する工程とからなる製造方法による。【効果】 低コスト,高歩留まりが実現できる。

Claim (excerpt)：

同一半導体基板上にNチャネル、及び、Pチャネルトランジスタを含む半導体装置の製造方法において、ゲート絶縁膜上に、ゲート電極となるべきシリコン膜を堆積し、該シリコン膜上に、少なくとも耐酸化性膜を堆積する工程と、第1導電型MOSトランジスタ形成領域の上記耐酸化性膜を除去する工程と、上記除去された領域の上記シリコン膜に、第1導電型不純物を導入する工程と、上記耐酸化性膜をマスクとして、選択的に酸化膜を形成し、かつ、第1導電型MOSトランジスタ形成領域の上記シリコン膜を残す工程と、上記酸化膜をマスクとして、上記シリコン膜に、上記第1導電型と逆導電型の第2導電型不純物を導入する工程とを含むことを特徴とする半導体装置の製造方法。

FI (2)：

H01L 27/08 321 D ,  H01L 27/08 321 N

Patent cited by the Patent：

Cited by examiner (4)

• 特開平4-092416
  
• 特公昭52-011829
  
• 特開昭64-014916
  
• 特開昭61-095169