Pat

J-GLOBAL ID：200903077119290030

不揮発性メモリ

Inventor： 西村 清 ,  林 秀紀 ,  村本 淳 ,  淵上 貴昭 ,  上野山 博巳
Applicant, Patent owner： ローム株式会社
Agent (1)： 古谷 栄男 (外2名)
Gazette classification：公開公報
Application number (International application number)：1994319922
Publication number (International publication number)：1996008408
Application date： Dec. 22, 1994
Publication date： Jan. 12, 1996
Summary：

【要約】【目的】 簡易な構成で、非破壊読み出しを行うことのできる不揮発性メモリを提供することを目的とする。【構成】 書き込み時には、コントロールゲートCGとメモリゲートMGとの間に電圧を印加する。その印加方向により、強誘電体層32の分極方向が異なる。強誘電体層32がコントロールゲートCG側を正極として分極している場合には、チャネルを形成するためのコントロールゲート電圧VCGは小さくなる(第2の状態に分極)。強誘電体層32がコントロールゲートCG側を負極として分極している場合には、チャネルを形成するためのコントロールゲート電圧VCGは大きくなる(第1の状態に分極)。読み出し時には、コントロールゲートCGに、基準電圧Vrefを印加する。強誘電体層32が第2の状態に分極している場合には、大きなドレイン電流が流れ、強誘電体層32が第1の状態に分極している場合には、小さなドレイン電流しか流れない。このドレイン電流を検出することにより、読み出しを行なうことができる。また、この際、強誘電体層32の記憶内容は破壊されない。

Claim (excerpt)：

第1導電型のソース領域およびドレイン領域、ソース領域とドレイン領域との間に形成された第2導電型のチャネル領域、チャネル領域の上に、チャネル領域と絶縁して形成された導電体層であるメモリゲート、下部導電体層の上に形成された強誘電体層、強誘電体層の上に形成された導電体層であるコントロールゲート、を備えた不揮発性メモリ素子をマトリクス状に接続した不揮発性メモリであって、各列の同一行の不揮発性メモリ素子のドレイン領域を接続するドレインライン、各列のドレインラインを互いに接続する統合ドレインライン、各列の同一行の不揮発性メモリ素子のメモリゲートを接続するメモリゲートライン、各行の同一列の不揮発性メモリ素子のソース領域を接続するソースライン、各行の同一列の不揮発性メモリ素子のコントロールゲートを接続するコントロールゲートライン、を備えた不揮発性メモリ。

IPC (7)：

H01L 27/10 451 ,  G11C 11/22 ,  G11C 14/00 ,  G11C 16/02 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (3)：

G11C 11/34 352 A ,  G11C 17/00 307 Z ,  H01L 29/78 371